高速数字电路设计相关学习资料 Cadence_Allegro教程资料
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1引言随着CCD技术的飞速发展,传统的时序发生器实现方法如单片机D口驱动法,EPROM动法,直接数字驱动法等,存在着调试困难、灵活性较差、驱动时钟频率低等缺点,已不能很好地满足CCD应用向高速化,小型化,智能化发展的需要。而可编程逻辑器件CPLD具有了集成度高、速度快、可靠性好及硬件电路易于编程实现...
本资源为华为内部的高速数字电路设计教程,很有参考价值,无论是初学者还是老手都会有所收获...
FPGA CPLD数字电路设计经验分享 ...
本书首先概述了数字集成电路发展的历史与未来,指出了硬件描述语言 ( HDL) 在设计数字电路中所起的作用,并系统概要地讲解了Verilog HDL的语法要点。在此基础上,本书以 Verilog HDL为工具,介绍了几种描述电路的方法与技巧, 列举了几个典型电路的描述实例, 然后用80C51单片机、硬...