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异步时钟 的查询结果
教程资料 FPGA异步时钟设计中的同步策略
FPGA异步时钟设计中的同步策略，需要
VHDL/FPGA/Verilog FPGA异步时钟设计中的同步策略
FPGA异步时钟设计中的同步策略，需要
VHDL/FPGA/Verilog 一种将异步时钟域转换成同步时钟域的方法
一种将异步时钟域转换成同步时钟域的方法，可节省资源，避免格雷码转换。
操作系统开发 异步fifo在IC设计中
异步fifo在IC设计中，非常重要；是异步时钟域同步方法
学术论文 智能人脸识别算法及其FPGA的实现.rar
人脸自动识别技术是模式识别、图像处理等学科的一个最热门研究课题之一。随着社会的发展,各方面对快速有效的自动身份验证的要求日益迫切，而人脸识别技术作为各种生物识别技术中最重要的方法之一，已经越来越多的受到重视。对于具有实时，快捷，低误识率的高性能算法以及对算法硬件加速的研究也逐渐展开。 本文详细分析了智 ...
学术论文 高精度智能测时仪的设计
区截装置测速法是现代靶场中弹丸测速的普遍方法，测时仪作为区截装置测速系统的主要组成部分，其性能直接影响弹丸测速的可靠性和精度。本文根据测时仪的发展现状，按照设计要求，设计了一种基于单片机和FPGA的高精度智能测时仪，系统工作稳定、操作方便、测时精度可达25ns。 本文详细给出了系统的设计方案。该方案提出了一 ...
VHDL/Verilog/EDA源码 FIFO FPGA
异步FIFO是一种先进先出的电路，使用在需要产时数据接口的部分，用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本设计介绍解决这一问题的一种方法。本设计采用VHDL语言的形式，在Quartu ...
教程资料 用FPGA实现大型设计时
用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线 ...
系统设计方案 用FPGA实现大型设计时
用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线 ...
VHDL/FPGA/Verilog 可预取的fifo 的fpga 设计代码
可预取的fifo 的fpga 设计代码，满足异步时钟的操作