开关时序优化
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一款灵活、交互式的时域分析和图示工具。适用于数字集成电路和印刷电路板设计。 Forte Design Systems公司的Chronology部门发布了新版本的TimingDesigner交互式时序分析和图表工具，以增强其项目管理和时序接口...
使用XC9500XL时序模块
All XC9500XL CPLDs have a uniform architecture and anidentical timing model, making them very ea...
时序电路测试向量的压缩
时序电路测试生成算法产生的向量存在冗余。针对此问题提出一种压缩算法，减少测试序列的总长度，从而减少了仿真的时间和ATE 设备的测试的时间，加速了测试的流程。实验结果表明，这种方法实现了较高的压缩效率，...
隐私保护的时序规则分布挖掘
针对多方分别拥有一部分数据记录，并想在不泄露自己隐私数据的情况下联合对各自的时序序列进行分割的问题，提出基于半可信第三方的隐私保护的时序规则分布挖掘方法。将联合计算时序规则各频度的问题转化成多方秘密比...
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