该文档为基于互相关相似性度量的小波变换分子序列简介资料，讲解的还不错，感兴趣的可以下载看看…………………………
标签： 小波变换
上传时间： 2021-10-20
上传用户：hao123
随着电力电子技术的飞速发展，越来越多的电力电子装置被应用到各个领域，给电网注入了不可忽视的无功以及谐波电流。 本文首先介绍了谐波的概念和谐波的危害，阐述了谐波问题研究的必要性和紧迫性，并对谐波抑制的方法作了简单的介绍。并在此基础上，通过对有源滤波器和无源滤波器各自的优缺点以及有源滤波器装置的结构、原理的分析，提出了基于DSP控制器的三相三线制并联型有源电力滤波器装置的设计方案。 并联有源电力滤波器主电路设计是核心环节之一。本文在三相三线并联型有源电力滤波器数学模型的基础上，通过对采用空间矢量调制的有源电力滤波器的工作过程的研究和分析，揭示了主电路各参数之间的相互关系。根据瞬态电流跟踪指标的要求推导出并联APF输出电感的估算公式。基于对电流跟踪误差矢量的度量，推导出直流侧电容电压临界值表达式。详细介绍了输出滤波器参数的设计方法。 实时、高精度的谐波检测是有源电力滤波器的重要部分。本文详细地介绍了瞬时无功功率理论，选择检测负载电流的方式以提取谐波。提出了用滑窗迭代作为低通滤波的数字算法，以快速分离负载电流中的基波分量得到谐波指令。以全数字控制为重点，对电流环的数字控制方式，包括数字PI调节器的设计做出了比较详细的分析。 本文用MATLAB/SIMULINK中的电力系统模块对有源电力滤波器进行了动态仿真研究。仿真结果表明这种拓扑结构的有源电力滤波器对电力系统中的谐波抑制具有较好的效果。 在理论分析和仿真研究的基础上，设计了基于TMS320LF2407A控制的并联型电力有源滤波器，对其控制系统硬件构成进行了详细的介绍。研制了实验样机，对并联型电力有源滤波器进行了初步的实验研究。
上传时间： 2013-04-24
上传用户：shiny3333
卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi算法是卷积码的最大似然译码算法，该算法译码性能好、速度快，并且硬件实现结构比较简单，是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展，使用FPGA实现Viterbi译码器的设计方法逐渐成为主流。不同通信系统所选用的卷积码不同，因此设计可重配置的Viterbi译码器，使其能够满足多种通信系统的应用需求，具有很重要的现实意义。 本文设计了基于FPGA的高速Viterbi译码器。在对Viterbi译码算法深入研究的基础上，重点研究了Viterbi译码器核心组成模块的电路实现算法。本设计中分支度量计算模块采用只计算可能的分支度量值的方法，节省了资源；加比选模块使用全并行结构保证处理速度；幸存路径管理模块使用3指针偶算法的流水线结构，大大提高了译码速度。在Xilinx ISE8.2i环境下，用VHDL硬件描述语言编写程序，实现(2，1，7)卷积码的Viterbi译码器。在(2，1，7)卷积码译码器基础上，扩展了Viterbi译码器的通用性，使其能够对不同的卷积码译码。译码器根据不同的工作模式，可以对(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四种广泛运用的卷积码译码，并且可以修改译码深度等改变译码器性能的参数。 本文用Simulink搭建编译码系统的通信链路，生成测试Viterbi译码器所需的软判决输入。使用ModelSim SE6.0对各种模式的译码器进行全面仿真验证，Xilinx ISE8.2i时序分析报告表明译码器布局布线后最高译码速度可达200MHz。在FPGA和DSP组成的硬件平台上进一步测试译码器，译码器运行稳定可靠。最后，使用Simulink产生的数据对本文设计的Viterbi译码器的译码性能进行了分析，仿真结果表明，在同等条件下，本文设计的Viterbi译码器与Simulink中的Viterbi译码器模块的译码性能相当。
上传时间： 2013-06-23
上传用户：myworkpost
本论文依据IEEE802.16a物理层对RS-CC码的参数要求，研究了RS-CC码的高速编、译码的VLSI硬件算法，同时对FPGA开发技术进行了研究，以VerilogHDL为描述语言，在Xilinx公司的FPGA上实现了高速的RS-CC编、译码器。RS译码器中，错误位置多项式和错误值多项式的求解采用无求逆单元，并具有规则数据流、易于VLSI实现的改进的欧几里德算法(MEA)；CC译码器由采用模归一化路径度量的全并行的“加比选(ACS)”模块和具有脉动阵列结构的幸存路径回溯模块组成。 在实现RS-CC译码器的过程中，分别从算法上和根据FPGA的结构特点上，对译码器做了一些优化工作，降低了硬件资源占有率和提高了译码速度。 此外，还搭建了以Xilinx公司40万等效门的FPGASpartan-Ⅲ400-4PQ208为主体，以Cypress公司的USB2.0芯片CY7C68013为高速数据接口的硬件试验平台，并在此试验平台上实现了文中的高速RS-CC编译码系统。
上传时间： 2013-06-02
上传用户：lx9076
现场可编程门阵列FPGA具有性能好、规模大、可重复编程、开发投资小等优点，在现代电子产品中应用得越来越广泛。随着微电子技术的高速发展，成本的不断下降，FPGA正逐渐成为各种电子产品不可或缺的重要部件。 FPGA软件复杂的设置和不同的算法、FPGA硬件多样的结构和丰富的功能、各个厂商互不兼容的软硬件等差异，都不仅使如何挑选合适的软硬件用于产品设计成为FPGA用户棘手的问题，而且使构造一个精确合理的FPGA软硬件性能的测试方法变得十分复杂。 基准测试是用一个基准设计集按照统一的测试规范评估和量化目标系统的软件或硬件性能，是目前计算机领域应用最广泛、最主要的性能测试技术。 通过分析影响FPGA软硬件性能基准测试的诸多因素，比如基准设计的挑选、基准设计的优化，FPGA软件的设置和约等，本文基于设计和硬件分类、优化策略分类的基准测试规范，提出了一组详尽的度量指标。 基准测试的规范如下，首先根据测试目的配置测试环境、挑选基准设计和硬件分类，针对不同的FPGA软硬件优化基准设计，然后按照速度优先最少优化、速度优先最大优化、资源和功耗优先最少优化、资源和功耗优先最大优化四种优化策略分别编译基准设计，并收集延时、成本、功耗和编译时间这四种性能数据，最后使用速度优先最少优化下的性能集、速度优先最少优化性能集、资源和功耗优先最少优化下的性能集、资源和功耗优先最大优化下的性能集、速度优先最少和最大优化之间性能集的差、速度优先最少优化下性能集的比较等十个度量指标量化性能，生成测试报告。 最后，本基准测试规范被应用于评估和比较Altera和Xilinx两厂商软硬件在低成本领域带处理器应用方面的性能。
上传时间： 2013-04-24
上传用户：zhangyi99104144
本文以某型号接收机的应用为背景，主要论述了如何实现基于FPGA的参数化的Viterbi译码器的知识产权(IP)核。文中详细论述了译码器的内部结构、VerilogHDL(硬件描述语言)实现、仿真测试等。这些可变的参数包括：码型、ACS(加比选)单元的数目、软判决比特数、回溯深度等。用户可以根据自己的需要设置不同的参数由开发工具生成不同的译码器用于不同的系统。 本文的创新之处在于,针对FPGA的内部结构提出了一种新的累加度量RAM的组织形式，大大节省了嵌入式RAM块；提出了一种新的累加度量值的归一化办法；此外还给出了用Matlab建模得到软判决信息辅助仿真工具进行电路仿真的方法，大大提高了仿真的速度。 所设计的(2，1，7)连续型5比特软判决译码器已经应用于某型号接收机，经受了实际应用的考验产生了巨大的经济效益。
上传时间： 2013-04-24
上传用户：waizhang
连接器通常被分为两大类，即信号类和电源类。两类之间的主要区别在于工作电流和电压。 一般来说，信号连接器触点传输的电流少于1安培，且在低到中 等电压下工作。电源类触点传输较高的电流（> 1安培） ，且在中高电压下工 作。电源连接器可制成不同的级别，从IC插座到电缆连接系统。用于测评连接 器在其使用寿命中的稳定性的关键度量是连接器的接触电阻。接触电阻是体电阻(Rbulk)、膜电阻(Rf)和紧缩电阻的组合，并存在于电路中使用可分离界面时。
上传时间： 2013-11-02
上传用户：梧桐
电气和电子设备在工作时所产生的电磁骚扰主要是由于其内部的各种电子线路、开关电源、电动机、机械开关和保护器的动作所形成的。骚扰按其传播途径，主要有沿电源线、信号线传播的传导骚扰，和向周围空间发射的辐射骚扰。前者用骚扰电压（端子电压）度量；后者则用骚扰功率和辐射场强度量。
上传时间： 2013-10-28
上传用户：shizhanincc
当拿到一张CASE单时，首先得确定的是能用什么母体才能实现此功能，然后才能展开对外围硬件电路的设计，因此首先得了解每个母体的基本功能及特点，下面大至的介绍一下本公司常用的IC：单芯片解决方案• SN8P1900 系列– 高精度 16-Bit 模数转换器– 可编程运算放大器 (PGIA)• 信号放大低漂移: 2V• 放大倍数可编程: 1/16/64/128 倍– 升压- 稳压调节器 (Charge-Pump Regulator)• 电源输入: 2.4V ~ 5V• 稳压输出: e.g. 3.8V at SN8P1909– 内置液晶驱动电路 (LCD Driver)– 单芯片解决方案 • 耳温枪 SN8P1909 LQFP 80 Pins• 5000 解析度量测器 SN8P1908 LQFP 64 Pins• 体重计 SN8P1907 SSOP 48 Pins单芯片解决方案• SN8P1820 系列– 精确的12-Bit 模数转换器– 可编程运算放大器 (PGIA)• Gain Stage One: Low Offset 5V, Gain: 16/32/64/128• Gain Stage One: Low Offset 2mV, Gain: 1.3 ~ 2.5– 升压- 稳压调节器• 电源输入: 2.4V ~ 5V• 稳压输出: e.g. 3.8V at SN8P1829– 内置可编程运算放大电路– 内置液晶驱动电路 – 单芯片解决方案 • 电子医疗器 SN8P1829 LQFP 80 Pins 高速/低功耗/高可靠性微控制器• 最新SN8P2000 系列– SN8P2500/2600/2700 系列– 高度抗交流杂讯能力• 标准瞬间电压脉冲群测试 (EFT): IEC 1000-4-4• 杂讯直接灌入芯片电源输入端• 只需添加1颗 2.2F/50V 旁路电容• 测试指标稳超 4000V (欧规)– 高可靠性复位电路保证系统正常运行• 支持外部复位和内部上电复位• 内置1.8V 低电压侦测可靠复位电路• 内置看门狗计时器保证程序跳飞可靠复位– 高抗静电/栓锁效应能力– 芯片工作温度有所提高: -200C ~ 700C 工规芯片温度： -400C ~ 850C 高速/低功耗/高可靠性微控制器• 最新 SN8P2000 系列– SN8P2500/2600/2700 系列– 1T 精简指令级结构• 1T: 一个外部振荡周期执行一条指令• 工作速度可达16 MIPS / 16 MHz Crystal– 工作消耗电流 < 2mA at 1-MIPS/5V– 睡眠模式下消耗电流 < 1A / 5V额外功能• 高速脉宽调制输出 (PWM)– 8-Bit PWM up to 23 KHz at 12 MHz System Clock– 6-Bit PWM up to 93 KHz at 12 MHz System Clock– 4-Bit PWM up to 375 KHz at 12 MHz System Clock• 内置高速16 MHz RC振荡器 (SN8P2501A)• 电压变化唤醒功能• 可编程控制沿触发/中断功能– 上升沿 / 下降沿 / 双沿触发• 串行编程接口
上传时间： 2013-10-20
上传用户：jiahao131
针对传统的Max-Log-Map译码算法时效性差、存储空间开销大的特点，本文对传统的Max-Log-Map译码算法进行了改进。改进的算法对前、后向度量使用了蝶形结构图，便于DSP实现；将原始帧均分为多个子块，设计子块间的并行运算以减小系统延迟；子块内采取进一步地优化措施，以减小数据存储量并提高译码速率。在DSP C6416平台上的仿真结果表明了算法的可实现性与可靠性。
标签： Max-Log-Map DSP 译码算法
上传时间： 2013-11-08
上传用户：a296386173
