msp430的C++液晶（并行绿光12864）驱动。 （用msp430F247测试成功。）
上传时间： 2017-08-18
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msp430液晶（并行绿光12864）C驱动 用msp430F247成功测试
上传时间： 2014-01-13
上传用户：trepb001
随着信息时代的到来，用户对数据保护和传输可靠性的要求也在不断提高。由于信道衰落，信号经信道传输后，到达接收端不可避免地会受到干扰而出现信号失真。因此需要采用差错控制技术来检测和纠正由信道失真引起的信息传输错误。RS（Reed—Solomon）码是差错控制领域中一类重要的线性分组码，由于它编解码结构相对固定，性能强，不但可以纠正随机差错，而且对突发错误的纠错能力也很强，被广泛应用在数字通信、数据存储系统中，以满足对数据传输通道可靠性的要求。因此设计一款高性能的RS编解码器不但具有很大的应用意义，而且具有相当大的经济价值。 本文首先介绍了线形分组码及其子码循环码、BCH码的基础理论知识，重点介绍了BCH码的重要分支RS码的常用编解码算法。由于其算法在有限域上进行，接着介绍了有限域的有关理论。基于RS码传统的单倍结构，本文提出了一种八倍并行编码及九倍并行解码方案，并用Verilog HDL语言实现。其中编码器基于传统的线性反馈移位寄存器除法电路并进行八倍并行扩展，译码器关键方程求解模块基于修正的欧几里德算法设计了一种便于硬件实现的脉动关键方程求解结构，其他模块均采用九倍并行实现。由于进行了超前运算、流水线及并行处理，使编解码的数据吞吐量大为提高，同时延时更小。 本论文设计了C++仿真平台，并与HDL代码结果进行了对比验证。Verilog HDL代码经过modelsim仿真验证，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上进行综合验证以及静态时序分析，综合软件为QUATURSⅡ V8．0。验证及测试表明，本设计在满足编解码基本功能的基础上，能够实现数据的高吞吐量和低延时传输，达到性能指标要求。本论文在基于FPGA的RS（255，223）编解码器的高速并行实现方面的研究成果，具有通用性、可移植性，有一定的理论及经济价值。
上传时间： 2013-04-24
上传用户：思琦琦
本文对于全并行Viterbi译码器的设计及其FPGA实现方案进行了研究，并最终将用FPGA实现的译码器嵌入到某数字通信系统之中。 首先介绍了卷积码及Viterbi译码算法的基本原理，并对卷积码的纠错性能进行了理论分析。接着介绍了Viterbi译码器各个模块实现的一些经典算法，对这些算法的硬件结构设计进行优化并利用FPGA实现，而后在QuartusⅡ平台上对各模块的实现进行仿真以及在Matlab平台上对结果进行验证。最后给出Viterbi译码模块应用在实际系统上的误码率测试性能结果。 测试结果表明，系统的误码率达到了工程标准的要求，从而验证了译码器设计的可靠性，同时所设计的基于FPGA实现的全并行Viterbi译码器适用于高速数据传输的应用场合。
上传时间： 2013-07-30
上传用户：13913148949
可靠通信要求消息从信源到信宿尽量无误传输，这就要求通信系统具有很好的纠错能力，如使用差错控制编码。自仙农定理提出以来，先后有许多纠错编码被相继提出，例如汉明码，BCH码和RS码等，而C。Berrou等人于1993年提出的Turbo码以其优异的纠错性能成为通信界的一个里程碑。 然而，Turbo码迭代译码复杂度大，导致其译码延时大，故而在工程中的应用受到一定限制，而并行Turbo译码可以很好地解决上述问题。本论文的主要工作是通过硬件实现一种基于帧分裂和归零处理的新型并行Turbo编译码算法。论文提出了一种基于多端口存储器的并行子交织器解决方法，很好地解决了并行访问存储器冲突的问题。 本论文在现场可编程门阵列(FPGA)平台上实现了一种基于帧分裂和篱笆图归零处理的并行Turbo编译码器。所实现的并行Turbo编译码器在时钟频率为33MHz，帧长为1024比特，并行子译码器数和最大迭代次数均为4时，可支持8.2Mbps的编译码数掘吞吐量，而译码时延小于124us。本文还使用EP2C35FPGA芯片设计了系统开发板。该开发板可提供高速以太网MAC／PHY和PCI接口，很好地满足了通信系统需求。系统测试结果表明，本文所实现的并行Turbo编译码器及其开发板运行正确、有效且可靠。 本论文主要分为五章，第一章为绪论，介绍Turbo码背景和硬件实现相关技术。第二章为基于帧分裂和归零的并行Turbo编码的设计与实现，分别介绍了编码器和译码器的RTL设计，还提出了一种基于多端口存储器的并行子交织器和解交织器设计。第三章讨论了使用NIOS处理器的SOC架构，使用SOC架构处理系统和基于NIOSII处理器和uC／0S一2操作系统的架构。第四章介绍了FPGA系统开发板设计与调试的一些工作。最后一章为本文总结及其展望。
上传时间： 2013-04-24
上传用户：ziyu_job1234
概览 通过与传统的仪器进行比较，了解软件定义的PXI RF仪器在速度上的优势。如WCDMA测量结果所示，基于多核处理器并行执行的labview测量算法与传统仪器相比可以实现明显的速度提升。 介绍 你在早晨7:00伴着摇滚音乐的声音醒来，收音机闹钟里的RDS接收器提示你正在收听来自Guns N’ Roses 乐队的Welcome to the Jungle。然后，在你品尝咖啡期时，可以在书房通过WLAN接收器来查收邮件。当准备好工作后，你走出家门，使用一个315MHz的FSK发射机来打开车锁。坐到车里，驶上道路，你又可以享受无线电收音机所提供的没有广告的娱乐节目。稍后，你会通过蓝牙耳机会与车内的3G手机建立连接。几分钟内，车载的GPS导航仪可以修正你当前的3D位置，并向你指示路径。GPS接收机传出的声音提示你需要驶入收费公路，同时RFID接收器将自动收取相应的过路费。 RF技术无处不在。即便作为一个普通的消费者，每时每刻都会受其影响，更不要说一个RF测试工程师了。无线设备的成本大幅降低，可以让业余的时间变得更轻松，但是在设计下一代RF自动测试系统时，将会带来更多的挑战。工程项目所面临的降低测试成本的挑战，比以往任何时候都严峻。因此，当前的自动测试系统所关注的焦点在于减少整体的测试时间。
上传时间： 2013-10-09
上传用户：wangrong
针对全向天线高性能的要求，提出了一种并行馈电的天线阵列方案并完成设计。天线设计采用了三扇区合成全向覆盖的方案。通过改变寄生单元的负载，调整扇区天线波束宽度，使之满足扇区天线的-6dB波束为120°的要求，有效的减小了天线在水平面的波动性。实际测试表明该天线具有高增益，良好的全向性，达到了设计要求。
上传时间： 2013-10-20
上传用户：brilliantchen
介绍了一种在DSP 仿真环境下,采用C 语言对FLA SH 进行在系统编程( ISP)的 方法,同时介绍了TM S320VC5402 的Boo t loader 原理,给出了DSP 的并行FLA SH 引导功能实现 方案,并且给出了一个简单的测试实例
上传时间： 2014-10-12
上传用户：caixiaoxu26
并口测试程序， 并通过并行数据测试信号输出 状态口测试外围信号的输入
上传时间： 2014-11-26
上传用户：四只眼
这是一个实用的并行计算源代码，可以用来测试并行机的计算能力
上传时间： 2014-01-26
上传用户：nanshan
