帧同步
在数字时分多路通信系统中，为了能正确分离各路时隙信号，在发送端必须提供每帧的起始标记，在接收端检测并获取这一标志的过程称为帧同步。[1]
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使用Verilog编写的同步FIFO，可通过设置程序中的DEPTH设置FIFO的深度，FIFO_WRITE_CLOCK上升沿向FIFO中写入数据， FIFO_READ_CLOCK上升沿读取数据。本程序对FIFO上层操作简单实用。
2017-04-08
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