共模干扰和差模干扰是电子、 电气产品上重要的干扰之一，它们 可以对周围产品的稳定性产生严重 的影响。在对某些电子、电气产品 进行电磁兼容性设计和测试的过程 中，由于对各种电磁干扰采取的抑 制措施不当而造成产品在进行电磁 兼容检测时部分测试项目超标或通 不过EMC 测试，从而造成了大量人 力、财力的浪费。为了掌握电磁干 扰抑制技术的一些特点，正确理解 一些概念是十分必要的。共模干扰 和差模干扰的概念就是这样一种重 要概念。正确理解和区分共模和差 模干扰对于电子、电气产品在设计 过程中采取相应的抗干扰技术十分 重要，也有利于提高产品的电磁兼 容性。
上传时间： 2014-01-16
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提出一种增加去耦支路损耗抑制电源分配网络PDN中并联谐振的方法。该方法通过在去耦支路引入一个串联电阻，使PDN的损耗增加，从而抑制PDN并联谐振。给出了理论模型，借助Hyperlynx PI仿真软件在DM642板卡上进行仿真实验。结果表明，在去耦支路引入一个0.45 Ω电阻，可将PDN并联谐振处的品质因数Q从282抑制到13。同时，分析了引入电阻对去耦效果的影响。当引入电阻小于0.45 Ω时，可通过增加去耦电容并联个数来补偿引入电阻对去耦的影响。
上传时间： 2013-11-16
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详细介绍尖峰吸收电路各元器件的设计要求，希望对大家有帮助
上传时间： 2013-10-26
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全桥变换器中磁通不平衡的抑制。
上传时间： 2013-10-22
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介绍一种基于CSMC0.5 μm工艺的低温漂高电源抑制比带隙基准电路。本文在原有Banba带隙基准电路的基础上，通过采用共源共栅电流镜结构和引入负反馈环路的方法，大大提高了整体电路的电源抑制比。 Spectre仿真分析结果表明：在-40~100 ℃的温度范围内，输出电压摆动仅为1.7 mV，在低频时达到100 dB以上的电源抑制比（PSRR），整个电路功耗仅仅只有30 μA。可以很好地应用在低功耗高电源抑制比的LDO芯片设计中。
上传时间： 2013-10-27
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介绍一种高电源抑制比带隙基准电路的设计与验证
上传时间： 2013-10-08
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ESD静电抑制资料。
上传时间： 2013-10-14
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电源纹波的产生、危害、测量和抑制
上传时间： 2013-10-31
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基于SMIC0.35 μm的CMOS工艺，设计了一种高电源抑制比，同时可在全工艺角下的得到低温漂的带隙基准电路。首先采用一个具有高电源抑制比的基准电压，通过电压放大器放大得到稳定的电压，以提供给带隙核心电路作为供电电源，从而提高了电源抑制比。另外，将电路中的关键电阻设置为可调电阻，从而可以改变正温度电压的系数，以适应不同工艺下负温度系数的变化，最终得到在全工艺角下低温漂的基准电压。Cadence virtuoso仿真表明：在27 ℃下，10 Hz时电源抑制比（PSRR）-109 dB，10 kHz时（PSRR）达到-64 dB；在4 V电源电压下，在-40～80 ℃范围内的不同工艺角下，温度系数均可达到5.6×10-6 V/℃以下。
上传时间： 2014-12-03
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开关电源的EMI产生的源头以及抑制
上传时间： 2013-12-29
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