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https://www.eeworm.com/dl/663/170129.html
VHDL/FPGA/Verilog
实验课的作业
实验课的作业,包括半加器、全加器、加/减法器,使用逻辑图和VHDl描述,包括分析和报告。
https://www.eeworm.com/dl/Protel/doc/18923.html
教程资料
课程目的:Protel99SE课程设计实验
课程目的:通过设计原理图及印制电路板\r\n 图掌握Protel 99 SE的操作方\r\n 法,培养大家的动手能力,增\r\n 强基本技能。