印刷电路板PCB 的一般布局原则在一些相对难懂的文件中得到总结一些原则是特殊适用于微控制器的然而这些原则却被试图应用到所有的现代CMOS 集成电路上这个文件覆盖了大部分已知和已经发表的使用在低噪声无屏蔽环境的布局技术研究是针对两层板的假设最大可接受的噪声水平为30dB或更大比FCC 第15 部分更严格这个噪声水平看起来是欧洲和美国汽车市场能接受的噪声上限这个文件并不总是解释给出技术中的为什么因为它的意图只是作为参考文件而不是作为辅助教育文件要提醒读者的是即使在原先的设计中并没有使用一种给定的技术而电路仍然具有可以接受的性能并不代表这种技术没有用处随着时间的推移集成电路芯片的速度和集成度也在提高每一种隔离和减小噪声的方法都会得到使用.
上传时间： 2013-10-29
上传用户：410805624
我采用XC4VSX35或XC4VLX25 FPGA来连接DDR2 SODIMM和元件。SODIMM内存条选用MT16HTS51264HY-667(4GB)，分立器件选用8片MT47H512M8。设计目标：当客户使用内存条时，8片分立器件不焊接；当使用直接贴片分立内存颗粒时，SODIMM内存条不安装。请问专家：1、在设计中，先用Xilinx MIG工具生成DDR2的Core后，管脚约束文件是否还可更改？若能更改，则必须要满足什么条件下更改？生成的约束文件中，ADDR，data之间是否能调换？ 2、对DDR2数据、地址和控制线路的匹配要注意些什么？通过两只100欧的电阻分别连接到1.8V和GND进行匹配 和 通过一只49.9欧的电阻连接到0.9V进行匹配，哪种匹配方式更好？ 3、V4中，PCB LayOut时，DDR2线路阻抗单端为50欧，差分为100欧？Hyperlynx仿真时，那些参数必须要达到那些指标DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM内存条，能否降速使用？比如降速到DDR2-400或更低频率使用？ 5、板卡上有SODIMM的插座，又有8片内存颗粒，则物理上两部分是连在一起的，若实际使用时，只安装内存条或只安装8片内存颗粒，是否会造成信号完成性的影响？若有影响，如何控制？ 6、SODIMM内存条(max:4GB)能否和8片分立器件(max:4GB)组合同时使用，构成一个(max:8GB)的DDR2单元？若能，则布线阻抗和FPGA的DCI如何控制？地址和控制线的TOP图应该怎样？ 7、DDR2和FPGA（VREF pin）的参考电压0.9V的实际工作电流有多大？工作时候，DDR2芯片是否很烫，一般如何考虑散热？ 8、由于多层板叠层的问题，可能顶层和中间层的铜箔不一样后，中间的夹层后度不一样时，也可能造成阻抗的不同。请教DDR2-667的SODIMM在8层板上的推进叠层？
上传时间： 2013-10-11
上传用户：han_zh
PCB设计完成后我们需要进行Gerber文件的输出，方便PCB板厂进行生产，下面以一个6层板为实例，给大家介绍下Gerber文件输出的步骤和详细设置。
上传时间： 2013-10-20
上传用户：a3318966
我采用XC4VSX35或XC4VLX25 FPGA来连接DDR2 SODIMM和元件。SODIMM内存条选用MT16HTS51264HY-667(4GB)，分立器件选用8片MT47H512M8。设计目标：当客户使用内存条时，8片分立器件不焊接；当使用直接贴片分立内存颗粒时，SODIMM内存条不安装。请问专家：1、在设计中，先用Xilinx MIG工具生成DDR2的Core后，管脚约束文件是否还可更改？若能更改，则必须要满足什么条件下更改？生成的约束文件中，ADDR，data之间是否能调换？ 2、对DDR2数据、地址和控制线路的匹配要注意些什么？通过两只100欧的电阻分别连接到1.8V和GND进行匹配 和 通过一只49.9欧的电阻连接到0.9V进行匹配，哪种匹配方式更好？ 3、V4中，PCB LayOut时，DDR2线路阻抗单端为50欧，差分为100欧？Hyperlynx仿真时，那些参数必须要达到那些指标DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM内存条，能否降速使用？比如降速到DDR2-400或更低频率使用？ 5、板卡上有SODIMM的插座，又有8片内存颗粒，则物理上两部分是连在一起的，若实际使用时，只安装内存条或只安装8片内存颗粒，是否会造成信号完成性的影响？若有影响，如何控制？ 6、SODIMM内存条(max:4GB)能否和8片分立器件(max:4GB)组合同时使用，构成一个(max:8GB)的DDR2单元？若能，则布线阻抗和FPGA的DCI如何控制？地址和控制线的TOP图应该怎样？ 7、DDR2和FPGA（VREF pin）的参考电压0.9V的实际工作电流有多大？工作时候，DDR2芯片是否很烫，一般如何考虑散热？ 8、由于多层板叠层的问题，可能顶层和中间层的铜箔不一样后，中间的夹层后度不一样时，也可能造成阻抗的不同。请教DDR2-667的SODIMM在8层板上的推进叠层？
上传时间： 2013-10-20
上传用户：jjq719719
印刷电路板PCB 的一般布局原则在一些相对难懂的文件中得到总结一些原则是特殊适用于微控制器的然而这些原则却被试图应用到所有的现代CMOS 集成电路上这个文件覆盖了大部分已知和已经发表的使用在低噪声无屏蔽环境的布局技术研究是针对两层板的假设最大可接受的噪声水平为30dB或更大比FCC 第15 部分更严格这个噪声水平看起来是欧洲和美国汽车市场能接受的噪声上限这个文件并不总是解释给出技术中的为什么因为它的意图只是作为参考文件而不是作为辅助教育文件要提醒读者的是即使在原先的设计中并没有使用一种给定的技术而电路仍然具有可以接受的性能并不代表这种技术没有用处随着时间的推移集成电路芯片的速度和集成度也在提高每一种隔离和减小噪声的方法都会得到使用.
上传时间： 2013-10-16
上传用户：xiehao13
为了节约成本，我把2410的扩展板子四层改成了2层，这个是PCB图。大家感兴趣的话可以下载。很费了我一番功夫的啊！
标签： 节约成本
上传时间： 2015-09-25
上传用户：wl9454
毕业设计论文－反病毒的 随着网络技术的不断发展，出现了大量的基于网络的服务，网络安全问题也就变得越来越重要。ACL即访问控制列表，它是工作在OSI参考模型三层以上设备，通过对数据包中的第三、四层中的包头信息按照给定的规则进行分析，判断是否转发该数据包。基于ACL的网络病毒的过滤技术在一定程度上可以比较好的保护局域网用户免遭外界病毒的干扰，是一种比较好的中小型局域网网络安全控制技术。 本设计重点从计算机网络病毒的出现、基本特征以及发展现状的角度出发，比较深入的研究了相关网络安全技术，深入分析了当前几种严重影响网络性能的网络病毒，结合ACL的工作原理，制定了相应的访问控制规则列表，并且通过模拟实验，对ACL的可行性进行了相应的测试。
上传时间： 2014-07-03
上传用户：13188549192
当我们编写JAVA应用程序时，主要是在第四层即应用层工作。一般说来，不必关心TCP/UDP层，这是因为java.net包已提供了系统无关的底层实现。然而，理解TCP和UDP对于决定选择使用哪种java类，还是十分必要的
上传时间： 2015-10-21
上传用户：athjac
Linux MTD介绍： MTD(memory technology device内存技术设备)是用于访问memory设备（ROM、flash）的Linux的子系 统。MTD的主要目的是为了使新的memory设备的驱动更加简单，为此它在硬件和上层之间提供了一个 抽象的接口。MTD的所有源代码在/drivers/mtd子目录下。我将CFI接口的MTD设备分为四层（从设备节 点直到底层硬件驱动），这四层从上到下依次是：设备节点、MTD设备层、MTD原始设备层和硬件驱 动层。 根文件系统 文件系统 字符设备节点 MTD字符设备 MTD块设备 MTD原始设备 FLASH硬件驱动 块 重点是mtd的定义， 以及为什么要有mtd mtd设备的分层
标签： memory MTD Linux technology
上传时间： 2013-12-27
上传用户：helmos
S3C2410 PCB走线设计参考图片，6层板，注意：不包含PCB文件
上传时间： 2016-10-06
上传用户：yph853211
