基于FPGA的直接数字频率合成器的设计与实现
基于FPGA的直接数字频率合成器的设计与实现....
基于FPGA的直接数字频率合成器的设计与实现....
基于FPGA的直接数字合成器的设计与分析的代码程序,代码格式为VHDL...
在EDA中,基于数字频率合成器的FPGA实现...
为了满足宽频段、细步进频率综合器的工程需求,对基于多环锁相的频率合成器进行了分析和研究。在对比传统单环锁相技术基础上,介绍了采用DDS+PLL多环技术实现宽带细步进频综,输出频段10~13 GHz,频率步进10 kHz,相位噪声达到-92 dBc/Hz@1 kHz,杂散抑制达到-68 dBc,满足实...
为得到性能优良、符合实际工程的锁相环频率合成器,提出了一种以ADI的仿真工具ADIsimPLL为基础,运用ADS(Advanced Design System 2009)软件的快速设计方法。采用此方法设计了频率输出为930~960 MHz的频率合成器。结果表明该频率合成器的锁定时间、相位噪声以及相位...