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基于FPGA的维特比卷积译码程序，采用verilog语言编写，且包括modelsim仿真
卷积编码的最优译码是viterbi译码，我们提供一种高性能viterbi译码算法的改进算法。
很好的卷积码译码资料，关键字Viterbi 译码算法，BCJR 译码算法
实现了卷积码的viterbi译码，软判决和硬判决均可实现，是从英文教学书上抄下来的。
讲述了卷积码的详细实现过程，十分具有参考意义。
包含（2,1,7）卷积码编码、译码各种模块，使用Verilog hdl语言编写，还有测试文件
卷积编译码的matlab仿真，包括1/2,2/3 3/4三种信道卷积编译码
卷积码的Viterbi译码算法仿真程序 要求：递归卷积码，归零处理
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