Verilog_HDL的基本语法详解（夏宇闻版）
Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HD...
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查看全部6055个资源 »基于FPGA部分动态可重构的信号解调系统的实现
针对调制样式在不同环境下的变化，采用了FPGA部分动态可重构的新方法，通过对不同调制样式信号的解调模块的动态加载，来实现了不同环境下针对不同调制样式的解调。这种方式比传统的设计方式具有更高的灵活性、可扩展性，并减低了成本和功耗。该设计方案同时也介绍了FPGA部分...
基于动态可重构FPGA的容错技术研究
针对重构文件的大小、动态容错时隙的长短、实现的复杂性、模块间通信方式、冗余资源的比例与布局等关键问题进行了分析。并对一些突出问题,提出了基于算法和资源多级分块的解决方法,阐述了新方法的性能,及其具有的高灵活性高、粒度等参数可选择、重构布线可靠性高、系统工作频率有保障的优点。 ...
WP370 -采用智能时钟门控技术降低动态开关功耗
赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有...
基于FPGA的新型高性能永磁同步电机驱动系统设计
为了研制高性能的全数字永磁同步电机驱动系统，本文提出了一种基于FPGA的单芯片驱动控制方案。它采用硬件模块化的现代EDA设计方法，使用VHDL硬件描述语言，实现了永磁同步电机矢量控制系统的设计。方案包括矢量变换、空间矢量脉宽调制(SVPWM)、电流环、速度环以及串行通讯等五部分。经过仿真和实验表明，...
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