摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
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第二部分：DRAM 内存模块的设计技术..............................................................143第一章 SDR 和DDR 内存的比较..........................................................................143第二章 内存模块的叠层设计.............................................................................145第三章 内存模块的时序要求.............................................................................1493.1 无缓冲（Unbuffered）内存模块的时序分析.......................................1493.2 带寄存器（Registered）的内存模块时序分析...................................154第四章 内存模块信号设计.................................................................................1594.1 时钟信号的设计.......................................................................................1594.2 CS 及CKE 信号的设计..............................................................................1624.3 地址和控制线的设计...............................................................................1634.4 数据信号线的设计...................................................................................1664.5 电源，参考电压Vref 及去耦电容.........................................................169第五章 内存模块的功耗计算.............................................................................172第六章 实际设计案例分析.................................................................................178 目前比较流行的内存模块主要是这三种：SDR，DDR，RAMBUS。其中，RAMBUS内存采用阻抗受控制的串行连接技术,在这里我们将不做进一步探讨，本文所总结的内存设计技术就是针对SDRAM 而言(包括SDR 和DDR)。现在我们来简单地比较一下SDR 和DDR，它们都被称为同步动态内存，其核心技术是一样的。只是DDR 在某些功能上进行了改进，所以DDR 有时也被称为SDRAM II。DDR 的全称是Double Data Rate，也就是双倍的数据传输率，但是其时钟频率没有增加，只是在时钟的上升和下降沿都可以用来进行数据的读写操作。对于SDR 来说,市面上常见的模块主要有PC100/PC133/PC166,而相应的DDR内存则为DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。
上传时间： 2014-01-13
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基于HHNEC 0.35um BCD工艺设计了一种应用于峰值电流模升压转换器的动态斜坡补偿电路。该电路能够跟随输入输出信号变化，相应给出适当的补偿量，从而避免了常规斜坡补偿所带来的系统带载能力低及瞬态响应慢等问题。经Cadence Spectre验证，该电路能够达到设计要求。
上传时间： 2013-10-11
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DETSC/0.4系列可控硅无功补偿装置是一种动态跟踪补偿的新型电子式无触点可控硅电容投切装置，利用大功率晶闸管组成低压双向可控硅交流无触点开关，可实现对多级电容器组的快速过零投切。在TSC装置电容器支路中串联适当的电感，可有效防止谐波放大、吸收部分谐波电流，起到谐波抑制的作用。同时该系列装置采用三相独立的控制技术有效解决了三相不平衡冲击负荷补偿的技术难题 ，装置响应时间小于20 ms，实现功率因数补偿至0.9以上的目的。是无功补偿领域中的升级换代产品。主要适用于工矿企业、石油、汽车、造船、发电厂、变电站、钢铁、冶金、化工、建筑、通信医院机场等负荷频繁变化的场所。
上传时间： 2013-10-18
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气体开关在脉冲功率技术中有着广泛的应用，并有着特殊重要的地位，而开关也是制约脉冲功率技术的关键因素之一。开关的特性决定了脉冲功率信号的上升时间、幅值、脉冲宽度等参数。开关导通过程中的电阻和电感决定了脉冲的参数，所以研究开关的动态特性是很重要的。在脉冲功率中，脉冲上升时间要求在纳秒级，开关的电感和电阻对脉冲上升时间有很大的影响，因此确定开关的电阻和电感是非常必要的，本文设计了通过测量开关短路状态下的电流曲线得出开关电感电阻的方法。一般脉冲功率技术对波形的前沿要求较为苛刻，本文着重研究了开关动态参数及回路参数对脉冲前沿的影响。同时本文还分析了气体开关能耗与开关参数的关系。本文还利用国际通用的电磁暂态仿真软件PSCAD/EMTDC对开关回路及动态过程进行了仿真。本文对开关进行了实际实验，测量了开关的自击穿电压及其电流和电压波形。在测量脉冲电流时使用了罗戈夫斯基线圈，本文介绍了罗戈夫斯基线圈的原理及结构。
上传时间： 2013-11-15
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文章针对LDO稳定性的问题，提出了一种内部动态频率补偿电路，使LDO线性稳压器的稳定性不 受负载电容的等效串联电阻的影响，其单位增益带宽也不随负载电流变化而改变，大大提高了瞬态响应特性； 采用Hynix 0．5 1TI CMOS工艺模型对电路进行仿真；此外，该电路在实现动态频率补偿的基础上又加人了 系统的过流保护功能，当负载电流大于限制电流时，LDO不能正常工作；当负载电流小于限制电流时，又自动 恢复到正常工作状态
上传时间： 2013-10-27
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TSC系列可控硅动态无功功率补偿器采用大功率可控硅组成的无触点开关,对多级电容器组进 行快速无过渡投切,克服了传统无功功率补偿器因采用机械触点烧损,对电容冲击大等缺点。对各 种负荷均能起到良好的补偿效果。 TSC-W型补偿器采用的三相独立控制技术解决了三相不平衡冲 击负荷补偿的技术难题,属国内首创,填补了国内空白。
上传时间： 2014-12-24
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采用实时时钟芯片DS1302+AT89C2051的红外遥控LED电子钟
上传时间： 2013-11-16
上传用户：秦莞尔w
基于利用时钟芯片DS1302实现万年历，1602LCD显示电子表
上传时间： 2013-10-27
上传用户：xhwst
动态显示 中断 定时计数
上传时间： 2013-11-02
上传用户：wli25203
