动态称重技术具有称重精度高、速度快的优点，在许多生产部门有广泛的应用。本文所涉课题对实验室现有的动态称重系统的仪表进行了改造和升级，为其增加了条码识别和以太网接入两个主要功能，开发出了一款新型智能仪表，在邮政部门的业务结算中用来快速稽核大宗邮件的名义重量。 本文以嵌入式技术为平台，根据智能仪表不同功能模块的处理特点，有针对性地利用ARM微处理器提供的多种硬件资源，uClinux操作系统提供的多种BH和锁机制，解决了实际出现的问题。 本文以邮件称重和条码识别两个功能模块作为重点，兼顾其他模块，介绍了新型智能智能仪表的软件和硬件设计。并展示了课题最终的成果，达到了预期的设计要求。
标签： ARMuClinux 电子 动态 智能仪表
上传时间： 2013-07-29
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ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
上传用户：myworkpost
现场可编程逻辑门阵列(FPGA)具有开发周期短、成本小、风险低和现场可灵活配置等优点,可以在更短的时间实现更复杂的功能,使得基于FPGA的开发平台的研究成为工业界和学术界日益关注的问题.基于FPGA的高集成度、高可靠性,可将整个设计系统下载于同一芯片中,实现片上系统,从而大大缩小其体积,因此以FPGA为代表的可编程逻辑器件应用日益广泛.在国外,FPGA技术发展与应用已达到相当高的程度;而在国内,FPGA技术发展仍处在起步阶段,与国外相比还存在较大的差距.本文提出了一种FPGA通用接口开发平台的设计思路,研制了一种FPGA快速实验开发装置,对研制过程中遇到的软、硬件问题加以归纳总结,提高了系统运行效率.分别研究了基于FPGA器件Altera公司的FLEX6000的字符型LCD、PC机ISA总线,基于FLEX10K的图像点阵型LCD、PC机PCI总线接口中.最后通过一个通用实验装置系统的设计和实现,综合上述应用,介绍了FPGA实验系统的软件开发环境,实现了基于FGPA的交通信号灯逻辑控制和电子钟,研究了FPGA技术在通用接口控制器设计中的应用.
上传时间： 2013-04-24
上传用户：龙飞艇
LTC®3569 是一款适用于手持式设备的紧凑型电源解决方案。其纤巧型 3mm x 3mm QFN 封装中内置了三个具有可单独编程输出电压的降压型 (Buck) 稳压器。一个稳压器可支持高达 1200mA 的负载电流，而其他两个稳压器则可支持至 600mA 的负载电流。
上传时间： 2013-10-19
上传用户：集美慧
一些应用利用 Xilinx FPGA 在每次启动时可改变配置的能力，根据所需来改变 FPGA 的功能。Xilinx Platform Flash XCFxxP PROM 的设计修订 (Design Revisioning) 功能，允许用户在单个PROM 中将多种配置存储为不同的修订版本，从而简化了 FPGA 配置更改。在 FPGA 内部加入少量的逻辑，用户就能在 PROM 中存储的多达四个不同的修订版本之间进行动态切换。多重启动或从多个设计修订进行动态重新配置的能力，与 Spartan™-3E FPGA 和第三方并行 flashPROM 一起使用时所提供的 MultiBoot 选项相似。本应用指南将进一步说明 Platform Flash PROM 如何提供附加选项来增强配置失败时的安全性，以及如何减少引脚数量和板面积。此外，Platform Flash PROM 还为用户提供其他优势：iMPACT 编程支持、单一供应商解决方案、低成本板设计和更快速的配置加载。本应用指南还详细地介绍了一个包含 VHDL 源代码的参考设计。
上传时间： 2013-10-10
上传用户：jackgao
一些应用利用 Xilinx FPGA 在每次启动时可改变配置的能力，根据所需来改变 FPGA 的功能。Xilinx Platform Flash XCFxxP PROM 的设计修订 (Design Revisioning) 功能，允许用户在单个PROM 中将多种配置存储为不同的修订版本，从而简化了 FPGA 配置更改。在 FPGA 内部加入少量的逻辑，用户就能在 PROM 中存储的多达四个不同的修订版本之间进行动态切换。多重启动或从多个设计修订进行动态重新配置的能力，与 Spartan™-3E FPGA 和第三方并行 flashPROM 一起使用时所提供的 MultiBoot 选项相似。本应用指南将进一步说明 Platform Flash PROM 如何提供附加选项来增强配置失败时的安全性，以及如何减少引脚数量和板面积。此外，Platform Flash PROM 还为用户提供其他优势：iMPACT 编程支持、单一供应商解决方案、低成本板设计和更快速的配置加载。本应用指南还详细地介绍了一个包含 VHDL 源代码的参考设计。
上传时间： 2013-10-10
上传用户：wangcehnglin
从Xilinx网站上下的，学习FPGA部分动态重配置很好的例子。
上传时间： 2014-08-04
上传用户：小眼睛LSL
由于传统的基于文件管理的虚拟地形景观漫游系统在数据安全性、多用户操作、网络共享及数据动态更新等方面已不能满足数字城市或数字地球对海量空间数据一体化管理和在线实时应用的要求。介绍了基于Oracle 海量数据库的DEM动态可视化方法,包括金字塔结构的数据组织机制、采用数据分页的动态调度技术、与视点相关的地形简化和基于多线程的渐进描绘技术等。根据全国1∶25 万比例尺DEM数据库的应用实验证明该方法是可行的,并可以推广到影像以及其他模型数据的集成应用。
上传时间： 2014-11-05
上传用户：tfyt
在了解实时嵌入式操作系统内存管理机制的特点以及实时处理对内存管理需求的基础上，练习并掌握有效处理内存碎片的内存管理机制，同时理解防止内存泄漏问题的良好设计方法。使用预先规划的思想，构建自己的私有内存管理机制，在系统内存池中申请内存，并将其纳入私有内存管理机制中，形成静态预分配内存池； 静态预分配内存池支持一种以上固定长度内存池，如16 字节内存池和256 字节内存池。固定长度内存池的单块长度应考虑体系结构开销，并尽量减少内部碎片；固定长度内存池数量应可配置； 静态预分配内存池与系统内存池的统一管理机制。向用户分配内存时应保证长度最佳匹配原则。当申请内存的长度超过静态预分配长度或资源不足时，自动向系统内存池申请； 管理机制包括： a) 初 始化函数； b) 内 存申请/释放函数。并特别要保证释放安全； c) 告 警机制； d) 管 理监视机制。 5. 利用可能的互斥机制或代码可重入设计，保证以上管理机制的操作安全性； 6. 创建多Task 环境测试及演示以上内容
上传时间： 2016-04-12
上传用户：lizhen9880
88E1116R Datasheet 数据手册及寄存器详细配置说明；可根据配置说明文档逐步配置至成功！
上传时间： 2022-01-09
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