本文件包是在MAX+plus II 软件环境下实现半加器的逻辑功能
本文件包是在MAX+plus II 软件环境下实现半加器的逻辑功能...
本文件包是在MAX+plus II 软件环境下实现半加器的逻辑功能...
本文件包是在MAX+plus II 软件环境下实现全加器的逻辑功能...
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低...
2级流水线实现的8位全加器的VHDL代码,适用于altera系列的FPGA/CPLD...
(原创)高精度计时器电路原理图。采用AT89S52加DP8573,实现两个功能:带掉电保持功能的日历时钟、由外部开关信号触发的高精度计时。...