加法器
加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。三码，主要的加法器是以二进制作运算。由于负...
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查看全部 500 份 →电子元器件加速寿命试验方法的比较
加速寿命试验分为恒定应力、步进应力和序进应力加速寿命试验。将一定数量的样品分成几组，对每组施加一个高于额定值的固定不变的应力，在达到规定失效数或规定失效时间后停止，称为恒定应力加速寿命试验（以下简称恒加试验）.
2015-01-03
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