用VerilogHDL编写的
用VerilogHDL编写的,一个占空比为50%的6分频电路...
用VerilogHDL编写的,一个占空比为50%的6分频电路...
EWB做的多功能数字钟 由振荡器输出稳定的高频脉冲信号作为时间基准,经分频器输出标准的秒脉冲,秒计数器满60向分计数器进位,分计数器满60向小时计数器进位,小时计数器按“12翻1”规律计数,计数器经译码器送到显示器;计数出现误差可用校时电路进行校时、校分、校秒, 可发挥部分:使闹钟具有可整点报...
可以实现IO口在微处理器上的扩展,集成了分频,移位等技术,是个很不错的程序...
帧同步检测源码,包括同步跟踪模块,fifo,分频模块,还有系统的测试平台...
1.高精度数字秒表(0.01秒的vhdl语言实现) 2.具有定时,暂停,按键随机存储,翻页回放功能; 3.对30M时钟分频产生显示扫描时钟 4.精度高达0.01s,并且可以通过改变主频来更改分频比和记数间隔,可控性高。 5.模块化设计,其中的许多函数可以成为vhdl语言的通用经典例子(包含...