一个用VHDL语言编写的加法器，希望大家能够得到启示。
上传时间： 2014-02-22
上传用户：wanghui2438
一个用VHDL语言编写的乘法器程序，望大家多多支持啊。
上传时间： 2015-12-09
上传用户：hewenzhi
一个用VHDL语言编写的除法器程序，对从事硬件开发的同志有帮助的。
上传时间： 2015-12-09
上传用户：gmh1314
此源代码可以通过对数字钟的加与减来实现数字钟的调整
上传时间： 2015-12-10
上传用户：yiwen213
这是一个复数乘法器，相信对经常从事dsp信号处理的人士有帮助，该乘法器采用先进的dspbuilder进行建模，既简洁又实用。
标签： 乘法器
上传时间： 2014-08-23
上传用户：qazxsw
本人制作的8位CPU,有简单的加减,输入,输出操作,希望大家好用
上传时间： 2013-12-24
上传用户：liuchee
java实现的简单的整型的加法器，该计算器具有加法功能，包含两个输入框用于输入两个浮点数，一个输出框用于输出计算结果，一个按钮，当鼠标点击按钮时，在输出框输出计算结果
上传时间： 2015-12-17
上传用户：liglechongchong
基于FPGA的8位乘法器代码,可以进行四象限乘法
上传时间： 2013-12-01
上传用户：youmo81
程序能用于24小时计时,能作为秒表使用,能定时闹铃1分钟(也可关). 使用方法:开机后在00:00:00起开始计时,(1)长按P1.0进入调分状态:分单元闪烁 按P1.0加1,按P1.1减1.再长按P1.0进入时调整状态,时单元闪烁,加减调整同调分.
上传时间： 2015-12-18
上传用户：kbnswdifs
文件包括RSA算法原程序及详细注释。可以实现使用1024位以上大素数进行加解密。其中包括大整数的加、减、乘、除、模幂运算，求逆元运算，以及大素数的判定等算法。稍做扩展即可在实际中应用。
上传时间： 2014-01-18
上传用户：水口鸿胜电器
