📚 全加器技术资料

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全加器是数字电路设计中的基础组件，能够实现两个二进制数及其低位进位的相加运算，广泛应用于算术逻辑单元（ALU）、微处理器及各类计算密集型电子系统中。掌握全加器的工作原理对于深入理解计算机硬件架构至关重要。本站提供24320个全加器相关资源，包括但不限于电路图、仿真模型与教学文档，助力工程师快速提升专业技能，优化项目开发效率。

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基于FPGA的Viterbi译码器设计与实现.rar

卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi算法是卷积码的最大似然译码算法，该算法译码性能好、速度快，并且硬件实现结构比较简单，是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展，使用FPGA实现Viterbi译码器的设计方法逐渐成为主流。不同通信系统所选用的卷...

📅 2013-06-24 👤 myworkpost

Viterbi FPGA 译码器

全并行Viterbi译码器的FPGA实现

　　本文对于全并行Viterbi译码器的设计及其FPGA实现方案进行了研究，并最终将用FPGA实现的译码器嵌入到某数字通信系统之中。　　首先介绍了卷积码及Viterbi译码算法的基本原理，并对卷积码的纠错性能进行了理论分析。接着介绍了Viterbi译码器各个模块实现的一些经典算法，对这些算法的硬件结...

📅 2013-07-30 👤 13913148949

Viterbi FPGA 并行译码器

采用带有收发器的全系列40-nm FPGA和ASIC实现创新设计

本文介绍带有收发器的全系列40-nmFPGA和ASIC，发挥前沿技术优势，在前一代创新基础上，解决下一代系统难题。...

📅 2013-07-26 👤 84425894

FPGA ASIC 40 nm

高速Viterbi译码器的FPGA实现

本文提出了一种高速Viterbi译码器的FPGA实现方案。这种Viterbi译码器的设计方案既可以制成高性能的单片差错控制器，也可以集成到大规模ASIC通信芯片中，作为全数字接收的一部分。本文所设计的Viterbi译码器采用了基四算法，与基二算法相比，其译码速率在理论上约提升一倍。加一比一选单元是...

📅 2013-04-24 👤 181992417

Viterbi FPGA 译码器