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用verilog设计的分频器,占空比是非1:1的
基于可编程逻辑器件FPGA对信号的七分频代码
数字频率计 数字频率计
基于CPLD-FPGA的半整数分频器的设计,用于设计EDA
FPGA输出数据的时频域分析GUI界面,\r\n可观察信号的时域频域波形,星座图眼图等特性
VHDL实现50%占空比。并且是奇数分频。
FPGA输出数据的时频域分析GUI界面, 可观察信号的时域频域波形,星座图眼图等特性
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