随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有一大部分甚至超过100MHZ。目前约80% 的设计的时钟频率超过50MHz，将近50% 以上的设计主频超过120MHz，有20%甚至超过500M。当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工作。因此，高速电路信号质量仿真已经成为电子系统设计师必须采取的设计手段。只有通过高速电路仿真和先进的物理设计软件，才能实现设计过程的可控性。传输线效应基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应。 · 反射信号Reflected signals · 延时和时序错误Delay & Timing errors · 过冲(上冲/下冲)Overshoot/Undershoot · 串扰Induced Noise (or crosstalk) · 电磁辐射EMI radiation
上传时间： 2013-11-05
上传用户：tzrdcaabb
PCB 布线原则连线精简原则连线要精简，尽可能短，尽量少拐弯，力求线条简单明了，特别是在高频回路中，当然为了达到阻抗匹配而需要进行特殊延长的线就例外了，例如蛇行走线等。安全载流原则铜线的宽度应以自己所能承载的电流为基础进行设计，铜线的载流能力取决于以下因素：线宽、线厚（铜铂厚度）、允许温升等，下表给出了铜导线的宽度和导线面积以及导电电流的关系（军品标准），可以根据这个基本的关系对导线宽度进行适当的考虑。印制导线最大允许工作电流（导线厚50um，允许温升10℃）导线宽度（Mil） 导线电流（A） 其中:K 为修正系数，一般覆铜线在内层时取0.024，在外层时取0.048；T 为最大温升，单位为℃;A 为覆铜线的截面积，单位为mil（不是mm，注意）；I 为允许的最大电流，单位是A。电磁抗干扰原则电磁抗干扰原则涉及的知识点比较多，例如铜膜线的拐弯处应为圆角或斜角（因为高频时直角或者尖角的拐弯会影响电气性能）双面板两面的导线应互相垂直、斜交或者弯曲走线，尽量避免平行走线，减小寄生耦合等。一、 通常一个电子系统中有各种不同的地线，如数字地、逻辑地、系统地、机壳地等，地线的设计原则如下：1、 正确的单点和多点接地在低频电路中，信号的工作频率小于1MHZ，它的布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地。当信号工作频率大于10MHZ 时，如果采用一点接地，其地线的长度不应超过波长的1/20，否则应采用多点接地法。2、 数字地与模拟地分开若线路板上既有逻辑电路又有线性电路，应尽量使它们分开。一般数字电路的抗干扰能力比较强，例如TTL 电路的噪声容限为0.4~0.6V，CMOS 电路的噪声容限为电源电压的0.3~0.45 倍，而模拟电路只要有很小的噪声就足以使其工作不正常，所以这两类电路应该分开布局布线。3、 接地线应尽量加粗若接地线用很细的线条，则接地电位会随电流的变化而变化，使抗噪性能降低。因此应将地线加粗，使它能通过三倍于印制板上的允许电流。如有可能，接地线应在2~3mm 以上。4、 接地线构成闭环路只由数字电路组成的印制板，其接地电路布成环路大多能提高抗噪声能力。因为环形地线可以减小接地电阻，从而减小接地电位差。二、 配置退藕电容PCB 设计的常规做法之一是在印刷板的各个关键部位配置适当的退藕电容，退藕电容的一般配置原则是：?电电源的输入端跨½10~100uf的的电解电容器，如果印制电路板的位置允许，采Ó100uf以以上的电解电容器抗干扰效果会更好¡���?原原则上每个集成电路芯片都应布置一¸0.01uf~`0.1uf的的瓷片电容，如遇印制板空隙不够，可Ã4~8个个芯片布置一¸1~10uf的的钽电容（最好不用电解电容，电解电容是两层薄膜卷起来的，这种卷起来的结构在高频时表现为电感，最好使用钽电容或聚碳酸酝电容）。���?对对于抗噪能力弱、关断时电源变化大的器件，ÈRA、¡ROM存存储器件，应在芯片的电源线和地线之间直接接入退藕电容¡���?电电容引线不能太长，尤其是高频旁路电容不能有引线¡三¡过过孔设¼在高ËPCB设设计中，看似简单的过孔也往往会给电路的设计带来很大的负面效应，为了减小过孔的寄生效应带来的不利影响，在设计中可以尽量做到£���?从从成本和信号质量两方面来考虑，选择合理尺寸的过孔大小。例如¶6- 10层层的内存模¿PCB设设计来说，选Ó10/20mi（（钻¿焊焊盘）的过孔较好，对于一些高密度的小尺寸的板子，也可以尝试使Ó8/18Mil的的过孔。在目前技术条件下，很难使用更小尺寸的过孔了（当孔的深度超过钻孔直径µ6倍倍时，就无法保证孔壁能均匀镀铜）；对于电源或地线的过孔则可以考虑使用较大尺寸，以减小阻抗¡���?使使用较薄µPCB板板有利于减小过孔的两种寄生参数¡���? PCB板板上的信号走线尽量不换层，即尽量不要使用不必要的过孔¡���?电电源和地的管脚要就近打过孔，过孔和管脚之间的引线越短越好¡���?在在信号换层的过孔附近放置一些接地的过孔，以便为信号提供最近的回路。甚至可以ÔPCB板板上大量放置一些多余的接地过孔¡四¡降降低噪声与电磁干扰的一些经Ñ?能能用低速芯片就不用高速的，高速芯片用在关键地方¡?可可用串一个电阻的方法，降低控制电路上下沿跳变速率¡?尽尽量为继电器等提供某种形式的阻尼，ÈRC设设置电流阻尼¡?使使用满足系统要求的最低频率时钟¡?时时钟应尽量靠近到用该时钟的器件，石英晶体振荡器的外壳要接地¡?用用地线将时钟区圈起来，时钟线尽量短¡?石石英晶体下面以及对噪声敏感的器件下面不要走线¡?时时钟、总线、片选信号要远ÀI/O线线和接插件¡?时时钟线垂直ÓI/O线线比平行ÓI/O线线干扰小¡? I/O驱驱动电路尽量靠½PCB板板边，让其尽快离¿PC。。对进ÈPCB的的信号要加滤波，从高噪声区来的信号也要加滤波，同时用串终端电阻的办法，减小信号反射¡? MCU无无用端要接高，或接地，或定义成输出端，集成电路上该接电源、地的端都要接，不要悬空¡?闲闲置不用的门电路输入端不要悬空，闲置不用的运放正输入端接地，负输入端接输出端¡?印印制板尽量使Ó45折折线而不Ó90折折线布线，以减小高频信号对外的发射与耦合¡?印印制板按频率和电流开关特性分区，噪声元件与非噪声元件呀距离再远一些¡?单单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗¡?模模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟¡?对¶A/D类类器件，数字部分与模拟部分不要交叉¡?元元件引脚尽量短，去藕电容引脚尽量短¡?关关键的线要尽量粗，并在两边加上保护地，高速线要短要直¡?对对噪声敏感的线不要与大电流，高速开关线并行¡?弱弱信号电路，低频电路周围不要形成电流环路¡?任任何信号都不要形成环路，如不可避免，让环路区尽量小¡?每每个集成电路有一个去藕电容。每个电解电容边上都要加一个小的高频旁路电容¡?用用大容量的钽电容或聚酷电容而不用电解电容做电路充放电储能电容，使用管状电容时，外壳要接地¡?对对干扰十分敏感的信号线要设置包地，可以有效地抑制串扰¡?信信号在印刷板上传输，其延迟时间不应大于所有器件的标称延迟时间¡环境效应原Ô要注意所应用的环境，例如在一个振动或者其他容易使板子变形的环境中采用过细的铜膜导线很容易起皮拉断等¡安全工作原Ô要保证安全工作，例如要保证两线最小间距要承受所加电压峰值，高压线应圆滑，不得有尖锐的倒角，否则容易造成板路击穿等。组装方便、规范原则走线设计要考虑组装是否方便，例如印制板上有大面积地线和电源线区时（面积超¹500平平方毫米），应局部开窗口以方便腐蚀等。此外还要考虑组装规范设计，例如元件的焊接点用焊盘来表示，这些焊盘（包括过孔）均会自动不上阻焊油，但是如用填充块当表贴焊盘或用线段当金手指插头，而又不做特别处理，（在阻焊层画出无阻焊油的区域），阻焊油将掩盖这些焊盘和金手指，容易造成误解性错误£SMD器器件的引脚与大面积覆铜连接时，要进行热隔离处理，一般是做一¸Track到到铜箔，以防止受热不均造成的应力集Ö而导致虚焊£PCB上上如果有¦12或或方Ð12mm以以上的过孔时，必须做一个孔盖，以防止焊锡流出等。经济原则遵循该原则要求设计者要对加工，组装的工艺有足够的认识和了解，例È5mil的的线做腐蚀要±8mil难难，所以价格要高，过孔越小越贵等热效应原则在印制板设计时可考虑用以下几种方法：均匀分布热负载、给零件装散热器，局部或全局强迫风冷。从有利于散热的角度出发，印制板最好是直立安装，板与板的距离一般不应小Ó2c，，而且器件在印制板上的排列方式应遵循一定的规则£同一印制板上的器件应尽可能按其发热量大小及散热程度分区排列，发热量小或耐热性差的器件（如小信号晶体管、小规模集³电路、电解电容等）放在冷却气流的最上（入口处），发热量大或耐热性好的器件（如功率晶体管、大规模集成电路等）放在冷却Æ流最下。在水平方向上，大功率器件尽量靠近印刷板的边沿布置，以便缩短传热路径；在垂直方向上，大功率器件尽量靠近印刷板上方布置£以便减少这些器件在工作时对其他器件温度的影响。对温度比较敏感的器件最好安置在温度最低的区域（如设备的µ部），千万不要将它放在发热器件的正上方，多个器件最好是在水平面上交错布局¡设备内印制板的散热主要依靠空气流动，所以在设计时要研究空气流动的路径，合理配置器件或印制电路板。采用合理的器件排列方式，可以有效地降低印制电路的温升。此外通过降额使用，做等温处理等方法也是热设计中经常使用的手段¡
上传时间： 2015-01-02
上传用户：15070202241
信号完整性问题是高速PCB 设计者必需面对的问题。阻抗匹配、合理端接、正确拓扑结构解决信号完整性问题的关键。传输线上信号的传输速度是有限的，信号线的布线长度产生的信号传输延时会对信号的时序关系产生影响，所以PCB 上的高速信号的长度以及延时要仔细计算和分析。运用信号完整性分析工具进行布线前后的仿真对于保证信号完整性和缩短设计周期是非常必要的。在PCB 板子已焊接加工完毕后才发现信号质量问题和时序问题，是经费和产品研制时间的浪费。1.1 板上高速信号分析我们设计的是基于PowerPC 的主板，主要由处理器MPC755、北桥MPC107、北桥PowerSpanII、VME 桥CA91C142B 等一些电路组成，上面的高速信号如图2-1 所示。板上高速信号主要包括：时钟信号、60X 总线信号、L2 Cache 接口信号、Memory 接口信号、PCI 总线0 信号、PCI 总线1 信号、VME 总线信号。这些信号的布线需要特别注意。由于高速信号较多，布线前后对信号进行了仿真分析，仿真工具采用Mentor 公司的Hyperlynx7.1 仿真软件，它可以进行布线前仿真和布线后仿真。
上传时间： 2013-11-17
上传用户：sqq
如何评价和衡量网络设备性能是否达到了设计的要求，如何最佳的规划和优化一个网络，不仅需要技术，还必须有工具来辅助实现。路测是网络优化的重要手段，它对反映网络状况，体现网络性能指标起到直接的测量评估作用，并能指出网络问题所在。建网初期，使用路测进行网络情况的掌握和了解是最主要的。路测数据有小区导频的强度和信号质量等，通过分析，产生有关诊断网络问题，体现网络性能的最终报告。
上传时间： 2014-01-07
上传用户：685
假设在一个ad hoc网络中，移动节点的发射功率PTx总是恒定的。要发送数据的移动节点总是先监听信道，测量接收到的信号功率X，其中X= I + N, I为接收到的干扰，N是噪声。移动节点只有在X＜INThre时，才可以发射。式中，INThre为背景噪声门限。 在仿真中，我们规定每个移动节点的发射功率是常数，PTx = 1W；接收节点接收机的灵敏度Smin = -80 dBm；信号质量 min = 2 dB；系统的背景噪声门限INThre = 1.2e-10。
上传时间： 2016-03-16
上传用户：sevenbestfei
根据有无固定基础设施，无线局域网又可分为BSS (Basic Service Set)和IBSS (Independent Basic Service Set)。我们要研究的ad hoc网络属于后者。假设在一个ad hoc网络中，移动节点的发射功率PTx总是恒定的。要发送数据的移动节点总是先监听信道，测量接收到的信号功率X，其中X= I + N, I为接收到的干扰，N是噪声。移动节点只有在X＜INThre时，才可以发射。式中，INThre为背景噪声门限。 在仿真中，我们规定每个移动节点的发射功率是常数，PTx = 1W；接收节点接收机的灵敏度Smin = -80 dBm；信号质量 min = 2 dB；系统的背景噪声门限INThre = 1.2e-10。
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上传时间： 2013-12-19
上传用户：顶得柱
对于系统设计工程师来说，时序问题在设计中是至关重要的，尤其是随着时钟频率的提高，留给数据传输的有效读写窗口越来越小，要想在很短的时间限制里，让数据信号从驱动端完整地传送到接收端，就必须进行精确的时序计算和分析。同时，时序和信号完整性也是密不可分的，良好的信号质量是确保稳定的时序的关键
上传时间： 2016-04-03
上传用户：417313137
能够在电路布板设计中注意到电磁干扰与电磁兼容性设计，保持电路信号质量。
标签： 去耦电容设计规则
上传时间： 2016-01-22
上传用户：plancking
ADS在电源完整性分析中的应用 电源完整性这一概念是以信号完整性为基础的，两者的出现都源自电路开关速度的提高。当高速信号的翻转时间和系统的时钟周期可以相比时，具有分布参数的信号传输线、电源和地就和低速系统中的情况完全不同了。 与信号完整性是指信号在传输线上的质量相对应，电源完整性是指高速电路系统中电源和地的质量。它在对高速电路进行仿真时，往往会因信号参考层的不完整造成信号回流路径变化多端，从而引起信号质量变差和产品的ＥＭＩ性能变差，并直接影响信号完整性。为了提高信号质量、产品的ＥＭＩ性能，人们开始研究怎样为信号提供一个稳定、完整的参考平面，并随之提出了电源完整性的概念。
上传时间： 2016-07-14
上传用户：烟草圈儿
是否要先打开ALLEGRO? 不需要(当然你的机器须有CADENCE系统)。生成完封装后在你的输出目录下就会有几千个器件（全部生成的话）,默认输出目录为c:\MySym\. Level里面的Minimum, Nominal, Maximum 是什么意思？ 对应ipc7351A的ABC封装吗？ 是的 能否将MOST, NOMINAL, LEAST三种有差别的封装在命名上也体现出差别？ NOMINAL 的名称最后没有后缀，MOST的后缀自动添加“Ｍ”，LEAST的后缀自动添加“L”，你看看生成的库名称就知道了。（直插件以及特别的器件，如BGA等是没有MOST和LEAST级别的，对这类器件只有NOMINAL） IC焊盘用长方形好像比用椭圆形的好，能不能生成长方形的？ 嗯。。。。基本上应该是非直角的焊盘比矩形的焊盘好，我记不得是AMD还是NS还是AD公司专门有篇文档讨论了这个问题，如果没有记错的话至少有以下好处：信号质量好、更省空间（特别是紧密设计中）、更省锡量。我过去有一篇帖子有一个倒角焊盘的SKILL，用于晶振电路和高速器件（如DDR的滤波电容)，原因是对宽度比较大的矩形用椭圆焊盘也不合适，这种情况下用自定义的矩形倒角焊盘就比较好了－－－你可以从网上另外一个DDR设计的例子中看到。 当然，我已经在程序中添加了一选择项，对一些矩形焊盘可以选择倒角方式. 刚才试了一下，感觉器件的命名的规范性不是太好，另好像不能生成器件的DEVICE文件，我没RUN完。。。 这个程序的命名方法基本参照IPC-7351，每个人都有自己的命名嗜好，仍是不好统一的；我是比较懒的啦，所以就尽量靠近IPC-7351了。 至于DEVICE，的选项已经添加 (这就是批量程序的好处，代码中加一行，重新生产的上千上万个封装就都有新东西了)。 你的库都是"-"的,请问用过ALLEGRO的兄弟,你们的FOOTPRINT认"-"吗?反正我的ALLEGRO只认"_"(下划线) 用“－”应该没有问题的，焊盘的命名我用的是"_"（这个一直没改动过）。 部分丝印画在焊盘上了。 丝印的问题我早已知道，只是尽量避免开（我有个可配置的SilkGap变量）,不过工作量比较大，有些已经改过，有些还没有；另外我没有特别费功夫在丝印上的另一个原因是，我通常最后用AUTO-SILK的来合并相关的层，这样既方便快捷也统一各个器件的丝印间距，用AUTO-SILK的话丝印线会自动避开SOLDER-MASK的。 点击allegro后命令行出现E- Can't change to directory: Files\FPM，什么原因？ 我想你一定是将FPM安装在一个含空格的目录里面了，比如C:\Program Files\等等之类，在自定义安装目录的时候该目录名不能含有空格，且存放生成的封装的目录名也不能含有空格。你如果用默认安装的话应该是不会有问题的, 默认FPM安装在C:\FPM，默认存放封装的目录为C:\MYSYM 0.04版用spb15.51生成时.allegro会死机.以前版本的Allegro封装生成器用spb15.51生成时没有死机现象 我在生成MELF类封装的时候有过一次死机现象，估计是文件操作错误导致ALLEGRO死机，原因是我没有找到在ｓｋｉｌｌ里面直接生成SHAPE焊盘的方法（FLASH和常规焊盘没问题）, 查了下资料也没有找到解决方法，所以只得在外部调用SCRIPT来将就一下了。（下次我再查查看），用SCRIPT的话文件访问比较频繁（幸好目前MELF类的器件不多）. 解决办法： １、对MELF类器件单独选择生成，其它的应该可以一次生成。 ２、试试最新的版本(当前0.05) 请说明运行在哪类器件的时候ALLEGRO出错，如果不是在MELF附近的话，请告知，谢谢。 用FPM0.04生成的封装好像文件都比较大，比如CAPC、RES等器件，都是300多K，而自己建的或采用PCB Libraries Eval生成的封装一般才几十K到100K左右，不知封装是不是包含了更多的信息？ 我的每个封装文件包含了几个文字层（REF,VAL,TOL,DEV,PARTNUMBER等),SILK和ASSEM也是分开的，BOND层和高度信息，还有些定位线(在DISP层）,可能这些越来越丰富的信息加大了生成文件的尺寸.你如果想看有什么内容的话，打开所有层就看见了（或REPORT） 非常感谢 LiWenHui 发现的BUG, 已经找到原因，是下面这行： axlDBChangeDesignExtents( '((-1000 -1000) (1000 1000))) 有尺寸空间开得太大，后又没有压缩的原因，现在生成的封装也只有几十K了，0.05版已经修复这个BUG了。 Allegro封装生成器0.04生成do-27封装不正确,生成封装的焊盘的位号为a,c.应该是A,B或者1,2才对. 呵呵，DIODE通常管脚名为AC(A = anode, C = cathode) 也有用AK 或 12的， 极少见AB。 除了DIODE和极个别插件以及BGA外，焊盘名字以数字为主, 下次我给DIODE一个选择项，可以选择AC 或 12 或 AK, 至于TRANSISTER我就不去区分BCE/CBE/ECB/EBC/GDS/GSD/DSG/DGS/SGD/SDG等了，这样会没完没了的，我将对TRANSISTER强制统一以数字编号了，如果用家非要改变，只得在生成库后手工修改。
标签： Footprint Maker 0.08 FPM skill
上传时间： 2018-01-10
上传用户：digitzing
