搜索：低相噪
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https://www.eeworm.com/dl/571/21162.html
模拟电子
X波段低相噪跳频源的设计
结合直接数字频率合成（DDS）和锁相环（PLL）技术完成了X波段低相噪本振跳频源的设计。文章通过软件仿真重点分析了本振跳频源的低相噪设计方法，同时给出了主要的硬件选择和详细电路设计过程。最后对样机的测试结果表明，本方案具有相位噪声低、频率控制灵活等优点，满足了实际工程应用。
...
https://www.eeworm.com/dl/881211.html
技术资料
基于ADS的低相噪晶体振荡器
文章首先分析了振荡器的工作原理，从理论的角度阐明了晶体振荡器的设计，利用电路的噪声模型来分析影响晶体振荡器相位噪声的关键因素。并以100MHz 振荡器为例，介绍了一种高频低相噪石英晶体振荡器电路的设计思想和指导原则。利用Agilent 的ADS 软件对晶体振荡器进行仿真，优化其相位噪声特性。利用仿 ...
https://www.eeworm.com/dl/678/388019.html
系统设计方案
低相噪、低杂波数字锁相环路滤波器的设计,caj格式
低相噪、低杂波数字锁相环路滤波器的设计,caj格式，下载前请安装相应阅读器
https://www.eeworm.com/dl/1014803.html
技术资料
低相位噪声5GHz 压控振荡器的设计
基于成熟射频设计经验，实现5GHz压控振荡器的低相位噪声优化方案，适用于高精度通信系统，可直接用于生产环境的电路设计参考。
https://www.eeworm.com/dl/854377.html
技术资料
0289、多相位低相位噪声5GHz 压控振荡器的设计
0289、多相位低相位噪声5GHz 压控振荡器的设计，比较实用的资料，需要的快来下载学习！！！
https://www.eeworm.com/dl/514/11850.html
学术论文
FPGA内嵌200MHz低噪声锁相环时钟发生器
FPGA器件在通信、消费类电子等领域应用越来越广泛，随着FPGA规模的增大、功能的加强对时钟的要求也越来越高。在FPGA中嵌入时钟发生器对解决该问题是一个不错的选择。本论文首先，描述并分析了电荷泵锁相环时钟发生器的体系结构、组成单元及各单元的非理想特性；然后讨论并分析了电荷泵锁相环的小信号特 ...
https://www.eeworm.com/dl/881160.html
技术资料
低相位噪声石英晶体振荡器设计.pdf
资料->【C】嵌入系统->【C0】嵌入式综合->【4】单片机论文->硕士毕业论文->低相位噪声石英晶体振荡器设计.pdf
https://www.eeworm.com/dl/911742.html
技术资料
FPGA内嵌200MHz低噪声锁相环时钟发生器
FPGA器件在通信、消费类电子等领域应用越来越广泛，随着FPGA规模的增大、功能的加强对时钟的要求也越来越高。在FPGA中嵌入时钟发生器对解决该问题是一个不错的选择。本论文首先，描述并分析了电荷泵锁相环时钟发生器的体系结构、组成单元及各单元的非理想特性；然后讨论并分析了电荷泵锁相环的小信号特 ...