用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波
用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK...
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查看全部16167个资源 »1.1 一般说明 IMP705/706/707/708和IMP813L等CMOS监控电路能监控电源及电池电压和μP/μC的工作状况。当电源电 压降至4.65V以下（IMP705/707/813L）
1.1 一般说明 IMP705/706/707/708和IMP813L等CMOS监控电路能监控电源及电池电压和μP/μC的工作状况。当电源电 压降至4.65V以下（IMP705/707/813L）或4.40V以下（IMP706/708）时，即产生复位。 该系列产品能提供多种功能。每个器件在上电...
数字通信系统的设计及其性能和所传输的数字信号的统计特性有关。所谓 加扰技术
数字通信系统的设计及其性能和所传输的数字信号的统计特性有关。所谓 加扰技术，就是不增加多余度而扰乱信号，改变数字信号的统计特性，使其近 似于白噪声统计特性的一种技术。这种技术的基础是建立在反馈移位寄存器序 列（伪随机序列）理论之上的。解扰是加扰的逆过程，恢复原始的数字信号。 如果数字信号具有周期性，...
利用查表程序可以完成BCD与七段码的转换,从而取代硬件七段译码电路
利用查表程序可以完成BCD与七段码的转换,从而取代硬件七段译码电路，查表程序本身并无复杂之处， 需要注意的是七段码的取值，因为七段数码管有共阳极及共阴极之分. 共阳极是低电平有效时有效输入。 共阴极是高电平时有效输入(所以在C51单片机要使发光二极管点亮, 数码管是共阳极的就要让I/O口的电位...
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低...
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