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基于FPGA的全数字锁相环设计,内有设计过程和设计思想...

📅 2013-08-13

PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿...

📅 2014-06-09

PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)...

📅 2013-12-31

锁相环设计文档和一个可执行文件...

📅 2013-12-05

一种改进的全数字锁相环设计一种改进的全数字锁相环设计...

📅 2013-12-24

该源代码是跟电机位置环控制有关的,对学习电机控制的朋友很有帮助.用的是mdl和Vc...

📅 2013-12-06

easy pll,很好的PLL(锁相环设计工具)!...

📅 2014-06-07

用于时钟恢复的全数字锁相环设计，可以去掉时钟的抖动。...

📅 2016-05-23

针对离散系统的阶跃信号,正弦信号和方波信号的位置响应,设计了离散pid控制器...

📅 2013-12-30

收集的数字锁相环设计相关文章多篇.主要采用VHDL语言进行设计....

📅 2014-12-07

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