逆变控制器的发展经历从分立元件的模拟电路到以专用微处理芯片（DSP/MCU）为核心的电路系统，并从数模混合电路过渡到纯数字控制的历程。但是，通用微处理芯片是为一般目的而设计，存在一定局限。为此，近几年来逆变器专用控制芯片（ASIC）实现技术的研究越来越受到关注，已成为逆变控制器发展的新方向之一。本文利用一个成熟的单相电压型PWM逆变器控制模型，围绕逆变器专用控制芯片ASIC的实现技术，依次对专用芯片的系统功能划分，硬件算法，全系统的硬件设计及优化，流水线操作和并行化，芯片运行稳定性等问题进行了初步研究。首先引述了单相电压型PWM逆变器连续时间和离散时间的数学模型，以及基于极点配置的单相电压型PWM逆变器电流内环电压外环双闭环控制系统的设计过程，同时给出了仿真结果，仿真表明此系统具有很好的动、静态性能，并且具有自动限流功能，提高了系统的可靠性。紧接着分析了FPGA器件的特征和结构。在给出本芯片应用目标的基础上，制定了FPGA目标器件的选择原则和芯片的技术规格，完成了器件选型及相关的开发环境和工具的选取。然后系统阐述了复杂FPGA设计的设计方法学，详细介绍了基于FPGA的ASIC设计流程，概要介绍了仅使用QuartusII的开发流程，以及Modelsim、SynplifyPro、QuartusII结合使用的开发流程。在此基础上，进行了芯片系统功能划分，针对：DDS标准正弦波发生器，电压电流双环控制算法单元，硬件PI算法单元，SPWM产生器，三角波发生器，死区控制器，数据流/控制流模块等逆变器控制硬件算法/控制单元，研究了它们的硬件算法，完成了模块化设计。分析了全数字锁相环的结构和模型，以此为基础，设计了一种应用于逆变器的，用比例积分方法替代传统锁相系统中的环路滤波，用相位累加器实现数控振荡器（DCO）功能的高精度二阶全数字锁相环（DPLL）。分析了“流水线操作”等设计优化问题，并针对逆变器控制系统中，控制系统算法呈多层结构，且层与层之间还有数据流联系，其执行顺序和数据流的走向较为复杂，不利于直接采用流水线技术进行设计的特点，提出一种全新的“分层多级流水线”设计技术，有效地解决了复杂控制系统的流水线优化设计问题。本文最后对芯片运行稳定性等问题进行了初步研究。指出了设计中的“竞争冒险”和饱受困扰之苦的“亚稳态”问题，分析了产生机理，并给出了常用的解决措施。
上传时间： 2013-05-28
上传用户：ice_qi
本文主要介绍了基于FPGA的无线信道盲均衡器的设计与实现,在算法上选择了比较成熟的DDLMS和CMA相结合的算法,结构上采用四路正交FIR滤波器模型.在设计的过程中我们采取了用MATLAB进行算法仿真,VerilogHDL语言进行FPGA设计的策略.在硬件描述语言的设计流程中,信道盲均衡器运用了Top-Down的模块化设计方法,大大缩短了设计周期,提高了系统的稳定性和可扩展性.测试结果表明均衡器所有的性能指标均达到预定目标,且工作性能良好,均衡效果较为理想,能够满足指标要求.本课题所设计和实现的信道盲均衡器,为FPGA芯片设计技术做了有益的探索性尝试,对今后无线通信系统中的单芯片可编程系统(SOPC)的设计运用有着积极的借鉴意义.
上传时间： 2013-07-11
上传用户：lwwhust
在嵌入式系统的开发过程中，仿真器是一个必不可少的开发工具。特别是对于初级嵌入式系统开发工程师，借助一个功能强大的仿真器进行开发工作，可以达到事半功倍的效果。一个嵌入式仿真、调试系统支持单步执行、设置断点、观察变量内容及寄存器内容等功能。开发人员可以通过各类调试功能观察变量和寄存器的变化，从而可以很清楚的了解整个程序运行的状况，及时的调整和修改程序，并不需要反复的向芯片烧写程序，就可以完成对于程序的调试工作。 @@ 本文在分析了目前市场上常用仿真器的设计原理的基础上，提出了以三星公司的S3C44BO ARM7处理器为主CPU，通过以太网接口进行数据传输的ARMJTAT仿真器的设计方案。利用这种仿真器进行程序调试，不仅可以大幅度的提高下载速度，还可以实现仿真器资源的共享，而且调试时程序是在目标板上运行，仿真更接近于目标硬件。 @@ 文中首先对于传统仿真器的设计原理、作用、存在的问题进行了研究，然后提出了基于S3C44BO的以太网接口的ARM-JTAG仿真器的设计。该仿真器的设计主要分为以下几步：第一，提出总体设计方案，包括硬件的设计及软件的设计。第二，详细介绍该仿真器的硬件结构设计和程序开发过程，其中特别对以太网接口的设计进行了研究。第三，总结了该仿真器的功能、特点。 @@关键词：仿真器；S3C44BO；以太网接口；JTAG；LwIP
上传时间： 2013-06-16
上传用户：253189838
现在，下一代嵌入式微处理器和软件面临着不断减小的产品寿命。而由此产生的缩短的研发周期则要求设计者能够在更短的时间内开发出更为复杂的处理器和软件。为了解决这个问题，嵌入式系统的仿真逐渐成为在新的可编程结构的开发中必不可少的工具。对于嵌入式系统仿真核心的指令集仿真器，由于普遍使用的解释型仿真器的性能较低，从十几年前开始，人们就开始了对编译型指令集仿真器的研究。但是，由于编译技术的限制，它从来没有能够在商业产品中推广。 ARM公司06年新推出的Cortex-M3系列芯片已经广泛应用在无线传感器网络等领域。本文将针对基于ARM Cortex-M3的嵌入式系统设计出一个仿真平台，以ARM Cortex-M3 所采用最新的Thumb-2 指令集作为目标指令集，设计了其仿真器，给出了一种优化的解释型指令仿真机。 1.首先介绍了Thumb-2 指令集的编程模型，包括目标指令集支持的处理器的模式、寄存器和存储器的组织。 2.其次建立了仿真平台。在平台的建立过程中，设计了结合编译技术速度和解释技术灵活性的仿真机；完成了Thumb-2 指令集体系结构的描述；实现了存储器接口，从而可以满足目标指令集对存储器的访问要求；介绍了ELF 文件格式，并设计了将ELF 文件中的指令和数据装入存储器的装载程序。 3.最后以一个基于ARM Cortex-M3 处理器的机器小车嵌入式系统为例，对仿真平台进行功能上的验证。
上传时间： 2013-07-19
上传用户：111111112
该文结合"10M/100M以太网交换芯片的设计"课题,介绍了以太网技术发展的概况和IP CORE、SoC的设计方法,阐述了以太网交换原理及关键技术,研究了CSMA/CD协议、交换机、VLAN的原理和数据流优先技术及流量控制,在此基础上完成了10M/100M以太网交换芯片的主要模块的设计方案和实现框图.同时结合Philip公司的IC总线的工作原理,给出了10M/100M以太网交换芯片的设计方案中的IC接口模块的FPGA设计的验证和仿真,并对仿真结果进行分析比较,验证了IC接口模块可以作为一个软核来使用.
上传时间： 2013-07-18
上传用户：jichenxi0730
自上个世纪九十年代以来，我国著名学者、现中国科学院院士、清华大学陈难先教授等人使用无穷级数的Mobius反演公式解决了一系列重要的应用物理中的逆问题，例如费米体系逆问题、信号处理等，开创了应用、推广数论中的Mobius变换解决物理学中各种逆问题的巧妙方法，其工作在1990年得到了世界著名的《NATURE》杂志的整版专评与高度评价。华侨大学苏武浔、张渭滨教授等则把Mobius变换的方法应用于几种常用波形（包括周期矩形脉冲，奇偶对称方波和三角波等）的傅立叶级数的逆变换运算，得到正、余弦函数及一般周期信号的各种常用波形的信号展开；并求得了与各种常用波形信号函数族相正交的函数族，以用于各展开系数的计算与信息的解调；而后把它们应用到通信系统中，提出了一种新的通信系统，即新型Chen-Mobius通信系统。 在新型通信系统中，把这种正交函数族应用于系统的相干调制解调中，取代传统通信系统中调制解调所采用的三角正交函数族。正是这种正交函数族使得通信系统的传输性能大大提高，保密性加强，而且正交函数族产生很方便。 本文从软件仿真和硬件实现两个方面对Chen-Mobius通信系统进行了验证。首先，利用MATLAB软件构建Chen-Mobius数字通信系统，通过计算机编程，对Chen-Mobius单路、四路和八路的数字通信系统进行仿真分析，对该系统在不同信噪比情况下的错误概率进行了计算，并绘出了信噪比-错误概率曲线；其次，在QuartusⅡ软件平台上，利用VHDL语言文本输入和原理图输入的方法构建Chen-Mobius数字通信系统，对该系统进行了仿真，包括设计综合、引脚分配、仿真验证、时序分析等；再次，在QuartusⅡ软件仿真的基础上，在Altera公司的Stratix GX芯片上，实现了硬件的编程和下载，从而完成了Chen-Mobius数字通信系统的FPGA实现；最后，从MATLAB软件仿真和硬件实现的结果出发，通过分析系统的性能，简单展望了Chen-Mobius数字通信系统的应用前景。 本文通过软件仿真得到了Chen-Mobius数字通信系统的信噪比-错误概率曲线，从理论上验证了该系统的强的抗干扰能力；利用FPGA完成了系统的硬件实现，从实际上验证了该系统的可实现性。从两方面都可以说明，Chen-Mobius通信系统虽然只是一个新的起点，但它却预示着光明的应用前景。
标签： ChenMobius MATLAB FPGA 数字通信系统
上传时间： 2013-05-19
上传用户：sa123456
现场可编程门阵列(FPGA)器件是能通过对其进行编程实现具有用户规定功能的电路，特别适合集成电路的新品开发和小批量ASIC电路的生产。近几年来，FPGA的发展非常迅速，但目前国内厂商所使用的FPGA芯片主要还是从国外进口，这种状况除了给生产厂家带来很大的成本压力以外，同时也影响到国家信息产业的保密和安全问题，因此在国内自主研发FPGA便成为一种必然的趋势。 基于上述现实状况及国内市场的巨大需求，中国电子科技集团公司第58研究所近年来对FPGA进行了专项研究，本论文正是作为58所专项的一部分研究工作的总结。本文深入研究了FPGA的相关设计技术，并进行了实际的FPGA器件设计，研究工作的重点是在华润上华(CSMC)0.5μm标准CMOS工艺基础上进行具有6000有效门的FPGA的电路设计与仿真。 论文首先阐述了可编程逻辑器件的基本结构，就可编程逻辑器件的发展过程及其器件分类，对可编程只读存储器、现场可编程逻辑阵列、可编程阵列逻辑、通用逻辑阵列和复杂PLD等的基本结构特点进行了讨论。接着讨论了FPGA的基本结构与分类及它的编程技术，另外还阐述了FPGA的集成度和速率等相关问题。并根据实际指标要求确定本文研究目标FPGA的基本结构和它的编程技术，在华润上华0.5μm标准CMOS工艺的基础上，进行一款FPGA芯片的设计研究工作。进行了可编程逻辑单元的基本结构的设计，并用CMOS逻辑和NMOS传输管逻辑实现了函数发生器、快速进位链和触发器的电路设计，并对其进行了仿真，达到了预期的目标。
上传时间： 2013-07-18
上传用户：zaizaibang
近年来,随着微电子技术的高速发展,数字图像压缩编码技术的逐渐成熟,实时图象处理在多媒体、HDTV、图像通信等领域有着越来越广泛的应用,图像压缩/解压的IC芯片也已成为多媒体技术的核心,实现这些算法芯片的研究成为信息产业的新热点.该文基于FPGA设计了JPEG图像压缩编解码芯片,通过改进算法优化结构,在合理地利用硬件资源的条件下,有效地挖掘出算法内在的并行性.在JPEG编码器设计中,改进了JEONG的DCT变换算法,采用流水线优化算法解决时间并行性问题,提高了DCT/IDCT模块的运算速度;设计了基于查找表结构的定点乘法器,便于在设计中共享乘法单元,以适应流水线设计的要求;依据Huffman编码表的规律性,采用并行查找表结构,用较少的存储单元完成Huffman编解码的运算,同时也提高了编解码速度.在JPEG解码器设计中,根据Huffman码字本身的特点和JPEG标准,设计了一种Huffman码字分组结构,基于该结构提出分组Huffman查找表及地址编码的设计方法,进而完成了新的快速Huffman解码算法及其模块设计.整个设计及其各个模块都在ALTERA公司的EDA工具QUARTUSII平台上进行了逻辑综合及功能和时序仿真.综合和仿真结果表明,基于FPGA的JPEG图像编解码芯片消耗很少的FPGA硬件资源,达到了较高的工作频率,在速度和资源利用率方面均达到了较优的状态,可满足实时JPEG图像编解码的要求.在逻辑设计的基础上,该设计可以进一步作硬件仿真和实验,将源代码烧录进FPGA芯片,作为独立器件或有自主知识产权的JPEG IP模块,应用于可视电话、手机和会议电视等低成本JPEG编解码系统的实现.
上传时间： 2013-05-31
上传用户：yuying4000
MPEG-4是目前非常流行的视频压缩标准,基于MPEG-4的视频处理系统有两种体系结构:可编程结构和专用结构.可编程结构灵活,适用范围广,易于升级,但电路复杂,电路功耗大.专用视频编解码器结构硬件开销小,处理速度高.该文主要研究专用的MPEG-4视频编解码芯片设计方法.目前市场上MPEG-4视频编解码芯片主要是Simple Profile级别的,而我们设计的芯片要实现Advanced Simple Profile级别.该文采用了一种基于大规模FPGA的软硬件相结的芯片设计方案,我们设计了基于FPGA的MPEG-4芯片设计开发平台,完成算法的硬件仿真与测试.论文围绕基于FPGA的MPEG-4芯片开发系统设计,分为两个部分.第一部分介绍了目前国内外实现MPEG-4视频处理系统的主要方法和应用,概述了国际上MPEG-4视频编解码芯片设计的一般方法及其发展趋势,详细描述了我们的基于FPGA的MPEG-4编解码芯片开发系统的结构.第二部分重点讲述了基于FPGA的MPEG-4芯片开发系统各个电路模块的设计,包括电源模块、FPGA配置模块、时钟生成模块、视频输入/输出模块、RS232串口模块、以太网接口模块、USB接口模块等.同时也介绍了I
上传时间： 2013-06-15
上传用户：it男一枚
随着电信数据传输对速率和带宽的要求变得越来越迫切,原有建成的网络是基于话音传输业务的网络,已不能适应当前的需求.而建设新的宽带网络需要相当大的投资且建设工期长,无法满足特定客户对高速数据传输的近期需求.反向复用技术是把一个单一的高速数据流在发送端拆散并放在两个或者多个低速数据链路上进行传输,在接收端再还原为高速数据流.该文提出一种基于FPGA的多路E1反向复用传输芯片的设计方案,使用四个E1构成高速数据的透明传输通道,支持E1线路间最大相对延迟64ms,通过链路容量调整机制,可以动态添加或删除某条E1链路,实现灵活、高效的利用现有网络实现视频、数据等高速数据的传输,能够节省带宽资源,降低成本,满足客户的需求.系统分为发送和接收两部分.发送电路实现四路E1的成帧操作,数据拆分采用线路循环与帧间插相结合的方法,A路插满一帧(30时隙)后,转入B路E1间插数据,依此类推,循环间插所有的数据.接收电路进行HDB3解码,帧同步定位(子帧同步和复帧同步),线路延迟判断,FIFO和SDRAM实现多路数据的对齐,最后按照约定的高速数据流的帧格式输出数据.整个数字电路采用Verilog硬件描述语言设计,通过前仿真和后仿真的验证.以30万门的FPGA器件作为硬件实现,经过综合和布线,特别是写约束和增量布线手动调整电路的布局,降低关键路径延时,最终满足设计要求.
上传时间： 2013-07-16
上传用户：asdkin
