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2023-05-29
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实现开漏输出的并口
实现开漏输出的并口，支持3.3V或5V，支持FPGA 的PS 配置功能。8位配置数据 自动移位输出，输入时钟24MHz，产生1MHz配置时钟。8位CPU数据总线接口， 11位地址总线。支持IO 的置位清除功能。
2013-12-14
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输入串联输出并联变换器的输入均压稳定性分析.pdf
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2023-04-20
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