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用VHDL编写的并串转换和串并转换实例,希望对您有所帮助,其中输入数据是时钟的16倍
串并转换程序,由串行输出转换为4位的并行输出
串行转并行SerialtoParallelConverter
串并转换功能,采用VERILOG语言编写,包括测试文件,与大家分享,供大家参考
输入多个区间,进行合并。 如输入[1,2] [3,4] [4,8]输出[1,2] [3,8],输入不需要单调。
串口通信组件,VS2003开发。可方便的设置各串口属性,及设置接受发送数据的数据包协议,便于串口通信类开发应用。
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