代码搜索：arithmetic
找到约 7,844 项符合「arithmetic」的源代码
代码结果 7,844
www.eeworm.com/read/159381/10663919
eqn collection.map.eqn
--H51_cs_buffer[0] is color_interpolation:inst1|lpm_add_sub:i_rtl_4|addcore:adder|a_csnbuffer:result_node|cs_buffer[0]
--operation mode is arithmetic
H51_cs_buffer[0] = H42L1 $ H12L1;
--H51_cou
www.eeworm.com/read/101042/6259034
pod bn_add.pod
=pod
=head1 NAME
BN_add, BN_sub, BN_mul, BN_div, BN_sqr, BN_mod, BN_mod_mul, BN_exp,
BN_mod_exp, BN_gcd - arithmetic operations on BIGNUMs
=head1 SYNOPSIS
#include
int BN_add(BIG
www.eeworm.com/read/18055/772726
eqn main.map.eqn
--S22_safe_q[0] is alarmclock:inst11|lpm_counter:minute_set0_rtl_6|cntr_e08:auto_generated|safe_q[0]
--operation mode is arithmetic
S22_safe_q[0]_lut_out = !S22_safe_q[0];
S22_safe_q[0] = DFFEAS(
www.eeworm.com/read/18563/794223
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
www.eeworm.com/read/18563/794290
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
www.eeworm.com/read/203830/5038676
pod bn_add.pod
=pod
=head1 NAME
BN_add, BN_sub, BN_mul, BN_div, BN_sqr, BN_mod, BN_mod_mul, BN_exp,
BN_mod_exp, BN_gcd - arithmetic operations on BIGNUMs
=head1 SYNOPSIS
#include
int BN_add(BIG
www.eeworm.com/read/343627/3218917
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
www.eeworm.com/read/343627/3218963
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
www.eeworm.com/read/316872/3589459
s umulsi3_highpart.s
.align 2
.global ___umulsi3_highpart;
.type ___umulsi3_highpart, STT_FUNC;
#ifdef CONFIG_ARITHMETIC_OPS_L1
.section .l1.text
#else
.text
#endif
___umulsi3_highpart:
R2 = R1.H * R0.H, R3 = R1.L * R0
www.eeworm.com/read/154076/5643136
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc