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VHDL 的代码
100vhdl+
--the mem_string
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_arith.all;
--unsigned.ALL;
USE work.pkg_types.ALL;
USE work.pkg_components.ALL;
ENTITY mem_string IS
100vhdl+
--以下是部件声明的包
--部件mem_sequence,mem_string，以及协处理器分别在以下的包pkg_components中进行了说明
--每一个内存块中包括一个局部控制器，该局部控制器管理一个双向端口的RAM
--其中26-36行是mem_sequence的
--73-83行是mem_string的
--实际上每一个双端RAM都将其自己封装为真正的RAM部件
LIBR
100vhdl+
--这是子类型和部件声明的包
--用于区分向量类型的不同宽度
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_arith.ALL;
PACKAGE pkg_types IS
SUBTYPE bit1 IS std_ulogic;
SUBTYPE bit
100vhdl+
entity mul is
port (
in1 : bit_vector;
in2 : bit_vector;
cntl : bit;
pout : out bit_vector
);
end mul;
architecture func of mul is
begin
process(cntl)
begin
100vhdl+
entity delta is
end entity;
architecture archi_delta of delta is
signal a : integer:=40;
signal b : integer:=30;
begin
process
begin
a
100vhdl+
--***************************************************************************
-- VHDL BIT_VECTOR Operations for MVL7 type
--
100vhdl+
function SHL( v2 : MVL7_VECTOR ; fill : MVL7 ) return MVL7_VECTOR is
variable v1: MVL7_VECTOR (v2'high downto v2'low);
variable shift_val: MVL7_VECTOR (v1'high downto v1'low);