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Modelsim是现在业界比较流行的HDL语言仿真工具。在这里关于他的使用我就不说了。主要是讲一讲困扰我们的库编译的问题。 因为Modelsim为各个主要fpga厂商都提供了支持，所以在我们使用的时候必须先要对相应的厂商的库进行编译。在这里，我以xilinx公司为例。使用的软件为ise5.2i，modelsim se 5.7c（如果版本不同，并不影响操作步骤）。针对语言为<mark>vhdl</mark>。 ...

参考testbench教程/教程/writing testbench/16页 1987和1993的区别（文件类型的声明） 93版定义文件，没有in/out之分了，也可参看这里的图片 这里的VHDL textio和上面文件的textio（包含了synopsys的std_logic_textio）第二十六页，write和read的用法，要和这里的《textio用法比较一下》

vhdl work E:/sk/iseobject/ex/sk/receive.vhd

vhdl work E:/sk/iseobject/ex/sk/receive.vhd vhdl work E:/sk/iseobject/ex/sk/send.vhd vhdl work E:/sk/iseobject/ex/sk/ctrl.vhd vhdl work new_top.vhf

# ModelSim : Simulate Behavioral VHDL Model receive_rec_tb_vhd_tb.fdo # ModelSim : Simulate Behavioral VHDL Model vsim.wlf # ModelSim : Simulate Behavioral VHDL Model vsim.wlf # ModelSim : Simul

vhdl work E:/sk/iseobject/ex/sk/send.vhd

vhdl work "clk_5div.vhd" vhdl work "clk_10div.vhd" vhdl work "clk_100div.vhd" vhdl work "1PPS_C.vhd"

vhdl work "clk_10div.vhd" vhdl work "clk_100div.vhd"

用vhdl语言编写的基于FPGA的波形发生器

[Library] others = $MODEL_TECH/../modelsim.ini apa = C:/Libero/Model/actel/VHDL/apa postsynth = ../simulation/postsynth presynth = ../simulation/presynth syncad_vhdl_lib = C:\Libero\Designer/lib/