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VHDL 的代码
100vhdl+
-- _ _
-- L
---------------------------OO-------OO---------------------------------
--
100vhdl+
-- _ _
-- L
---------------------------OO-------OO---------------------------------
--
100vhdl+
ENTITY display IS
PORT(reset : IN bit; -- Global reset
clk : IN bit; -- Global clock
en : IN boolean;
unit0 : OUT bit_vector(6 DOWN
100vhdl+
--**VHDL*************************************************************
--
-- SRC-MODULE : TESTBENCH
-- NAME : display_stim.vhdl
-- VERSION : 1.0
--
-- PURPOSE : Testbench for display
100vhdl+
library IEEE;
use IEEE.std_logic_1164.all;
library dsp_lib;
use dsp_lib.delay_macro.all;
use dsp_lib.logic_pack.all;
use dsp_lib.const_pack.all;
-----------------------------------------------
100vhdl+
--以下是部件声明的包
--部件mem_sequence,mem_string，以及协处理器分别在以下的包pkg_components中进行了说明
--每一个内存块中包括一个局部控制器，该局部控制器管理一个双向端口的RAM
--其中26-36行是mem_sequence的
--73-83行是mem_string的
--实际上每一个双端RAM都将其自己封装为真正的RAM部件
LIBR
100vhdl+
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
use ieee.std_logic_arith.all;
-- USE ieee.std_logic_unsigned.ALL;
USE work.pkg_types.ALL;
USE work.pkg_components.ALL;
ENTITY mem_sequence