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注1： 含有不可综合语句，请自行修改 注2： 一些PLD只允许I/O口对外三态，不支持内部三态，使用时要注意 注3: 设计RAM的最好方法是利用器件厂家提供的软件自动生成RAM元件，并在VHDL程序中例化

# Reading E:/altera/72/modelsim_ae/tcl/vsim/pref.tcl # OpenFile "C:/Documents and Settings/chengle/Lb/QuartusII/VHDL/VHDL/my_eda(10)/m/m.vhd"

Version 9.0 Build 132 02/25/2009 SJ Full Version 7 3344 OFF OFF OFF ON ON ON FV_OFF Level2 0 0 VRSM_ON VHSM_ON 0 -- Start Library Paths -- -- End Library Paths -- -- Start VHDL Libra

[Library] others = C:\altera\81\modelsim_ae\win32aloem/../modelsim.ini ; Altera specific primitive library mappings work = work [vcom] ; Turn on VHDL-1993 as the default. Normally is off.

用VHDL实现4位十进制频率计的设计，ctrl.vhd来实现测频控制信号输出，cnt10.vhd为十进制计数器，count.vhd为4位十进制计数器，其范围为0~9999，reg16.vhd为16位锁存器，freq.vhd为顶层文件。

#-- Synplicity, Inc. #-- Version 9.0 #-- Project file G:\eda\qdds\proj1.prj #-- Written on Sat Jul 19 16:47:32 2008 #add_file options add_file -vhdl -lib work "adder.vhd" add_file -vhdl -lib

#-- Synplicity, Inc. #-- Version 9.0 #-- Project file G:\eda\qdds\rev_1\run_options.txt #-- Written on Sat Jul 19 16:07:05 2008 #add_file options add_file -vhdl -lib work "adder.vhd" add_fil

Project Information f:\vhdl\dyy\aa.rpt MAX+plus II Compiler Report File Version 10.2 07/10/2002 Compiled: 04/15/2009 16:15:34 Copyright (C) 1988-2002 Al

[General Information] 书名=FPGA/VHDL快速工程实践入门与提高 作者= 页数=208 SS号=0 出版日期=

AVR_Core/VHDL