代码搜索：逻辑运算
找到约 275 项符合「逻辑运算」的源代码
代码结果 275
www.eeworm.com/read/103443/15732131
cpp lessover.cpp
//这个程序在本书所带软盘中，文件名为LESSOVER.CPP
//这个程序利用相加运算符(+)和小于逻辑运算符(
www.eeworm.com/read/365949/9838574
cpp string.cpp
//这个程序在本书所带软盘中，文件名为STRING.CPP
//这个程序演示相加运算符重载、逻辑运算符重载以及输出重载在程序中的应用。
#include
#include
enum boolean {false, true};
class String {
friend ostream& operator
www.eeworm.com/read/119338/6090755
java ex_2_5_5.java
/*
*文件名 ex_2_5_5.java
*说 明：演示位逻辑运算
*/
class ex_2_5_5
{
public static void main(String args[])
{
int x=3; // 二进制形式为0011
int y=6; // 二进制形式为0110
int a=x&y; // 0011 & 0110 = 0010 ,
www.eeworm.com/read/127960/14324983
cpp string.cpp
//这个程序在本书所带软盘中，文件名为STRING.CPP
//这个程序演示相加运算符重载、逻辑运算符重载以及输出重载在程序中的应用。
#include
#include
enum boolean {false, true};
class String {
friend ostream& operator
www.eeworm.com/read/18563/794223
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
www.eeworm.com/read/18563/794290
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
www.eeworm.com/read/343627/3218917
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
www.eeworm.com/read/343627/3218963
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
www.eeworm.com/read/158018/5601456
java ex_2_5_5.java
/*
*文件名 ex_2_5_5.java
*说 明：演示位逻辑运算
*/
class ex_2_5_5
{
public static void main(String args[])
{
int x=3; // 二进制形式为0011
int y=6; // 二进制形式为0110
int a=x&y; // 0011 & 0110 = 0010 ,
www.eeworm.com/read/154076/5643136
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc