代码搜索：时钟提取
找到约 10,000 项符合「时钟提取」的源代码
代码结果 10,000
www.eeworm.com/read/222086/4822384
c df_timera.c
/*****************************************************************************\
文件名：df_timera.c
描述：用于MSP430F149。
定时器A定时，产生中断，使主程序退出低功耗模式。
使用TACTL1
工作模式：增计数模式
时钟源：ACLK为32.
www.eeworm.com/read/222086/4822397
c df_timerb.c
/*****************************************************************************\
文件名：df_timerb.c
描述：用于MSP430F149。
定时器B定时，产生中断，使主程序退出低功耗模式。
使用TBCTL0
工作模式：增计数模式
时钟源：ACLK 32.
www.eeworm.com/read/222086/4822621
c df_timera.c
/*****************************************************************************\
文件名：df_timera.c
描述：用于MSP430F149。
定时器A定时，产生中断，使主程序退出低功耗模式。
使用TACTL0
工作模式：增计数模式
时钟源：ACLK为32.768kHz
www.eeworm.com/read/174323/5362261
c 10.4.c
#include
typedef unsigned int uint;
typedef unsigned char uchar;
sbit Sda=P1^1; //串行数据
sbit Scl=P1^2; //串行时钟
void mDelay(uchar j) //廷时
{
uint i;
for(;j>0;j--)
for(i=0;
www.eeworm.com/read/341644/3246829
c 10.4.c
#include
typedef unsigned int uint;
typedef unsigned char uchar;
sbit Sda=P1^1; //串行数据
sbit Scl=P1^2; //串行时钟
void mDelay(uchar j) //廷时
{
uint i;
for(;j>0;j--)
for(i=0;
www.eeworm.com/read/328695/3437491
vhd jiao_tong.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity jiao_tong is
port(clk:in std_logic;----20mhz晶振时钟
jin:in std_logic;----禁止通行信号
scan:out std_logic_vecto
www.eeworm.com/read/328695/3437664
vhd jp4x4_1.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity jp4x4_1 is
port(clk:in std_logic;------扫描时钟信号
start:in std_logic;----开始信号，高电平有效
kbcol:in std_logic_ve
www.eeworm.com/read/328695/3437674
vhd ping_pang.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ping_pang is
port(clk1khz:in std_logic;------1khz时钟信号
rst:in std_logic;----------系统复位
af,aj:in std_lo
www.eeworm.com/read/328695/3438038
vhd cymometer.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cymometer is
port(sysclk:in std_logic;----20mhz 时钟输入
clkin:in std_logic;-----待测频率信号输入
seg7:out std_lo
www.eeworm.com/read/328695/3438532
vhd maichong.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity maichong is
port(clk:in std_logic;-----时钟
clr:in std_logic;-----清零
q0,q1,q2:out std_logic);----脉冲输出