代码搜索：时钟提取
找到约 10,000 项符合「时钟提取」的源代码
代码结果 10,000
www.eeworm.com/read/14331/328962
c main.c
/*
蜂鸣器测试程序
main.c
硬件:CA-M8
时钟:4MHz
芯艺 2004-12-17
*/
#include
#include
#define uchar unsigned char
#define uint unsigned int
#define FREQ 4
#defi
www.eeworm.com/read/14331/329004
c main.c
/*
查询方式UART测试程序
main.c
硬件:CA-M8
时钟:外部4MHz
芯艺 2004-12-01
*/
#include
#define uchar unsigned char
#define uint unsigned int
void putc(uchar c)
{
while( !(UCSRA & (
www.eeworm.com/read/15903/555311
_c avr_gy-27._c
/*****************************************
* 基于AVR单片机GY-27模块通信程序 *
* HMC5883L+ADXL345 通信程序 *
* 功 能：IIC通信读取数据并显示 *
* 时钟频率：内部1M *
* 设 计：广运电子 *
* 修改日期：2011年
www.eeworm.com/read/15903/555312
c avr_gy-27.c
/*****************************************
* 基于AVR单片机GY-27模块通信程序 *
* HMC5883L+ADXL345 通信程序 *
* 功 能：IIC通信读取数据并显示 *
* 时钟频率：内部1M *
* 设 计：广运电子 *
* 修改日期：2011年
www.eeworm.com/read/17522/733100
v verilog1.v
// 时钟分配计数器
module clk_up5(clk_en,clk,clr,qout);
input clk_en, clk,clr;
output [4:0] qout;
reg [4:0]qout;
always@(posedge clk)
begin
if (!clr) qout
www.eeworm.com/read/17540/737637
cpld
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY AD0809 IS
PORT ( D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --0809的8位转换数据输出
CLK ,EOC : IN STD_LOGIC; --CLK是转换工作时钟
L
www.eeworm.com/read/17540/737642
cpld
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY AD574_1 IS
PORT (D :IN STD_LOGIC_VECTOR(11 DOWNTO 0);
CLK ,STATUS : IN STD_LOGIC;--状态机时钟CLK，AD574状态信号STATUS
LOCK0 : OUT
www.eeworm.com/read/17631/746220
vhd cymometer.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cymometer is
port(sysclk:in std_logic;----20mhz 时钟输入
clkin:in std_logic;----待测频率信号输入
seg7,scan:out st
www.eeworm.com/read/17631/748036
vhd siso4_1.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity siso4_1 is
port(clk:in std_logic;----时钟
din:in std_logic;----数据输入端
dout:out std_logic);----数据输出端
end
www.eeworm.com/read/17631/748940
vhd siso4_2.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity siso4_2 is
port(clk:in std_logic;----时钟
din:in std_logic;----数据输入端
dout:out std_logic);----数据输出端
end