代码搜索：持续激励
找到约 600 项符合「持续激励」的源代码
代码结果 600
www.eeworm.com/read/257275/11935668
m lms.m
clear
fs=800; %采样频率等于800Hz
det=1/fs;
t=0:det:2-det;
x=randn(size(t));
%待模拟的系统（AR模型）
a=[1,-1.6,0.8];
b=[1];
d=filter(b,a,x) %白噪声激励AR模型
%自适应FIR滤波器
N=30;
delta=0.
www.eeworm.com/read/225598/14531688
c main.c
/*--------------------------------------------------------------------------
LPCARM串口无限FIFO应用举例及祥解
本程序在周立功的LPC213x开发板上调试通过，用汽车电子的串口通V3.22进行32K字节
传送无误码。
本程序主要是模拟51的TI=1进行发送激励，同
www.eeworm.com/read/223231/14649170
m rls.m
clear
fs=800; %采样频率等于800Hz
det=1/fs;
t=0:det:2-det;
x=randn(size(t));
%待模拟的系统（AR模型）
a=[1,-1.6,0.8];
b=[1];
d=filter(b,a,x) %白噪声激励AR模型
%基于RLS的自适应FIR滤波器
N=10;
M=
www.eeworm.com/read/223231/14649173
m lms.m
clear
fs=800; %采样频率等于800Hz
det=1/fs;
t=0:det:2-det;
x=randn(size(t));
%待模拟的系统（AR模型）
a=[1,-1.6,0.8];
b=[1];
d=filter(b,a,x) %白噪声激励AR模型
%自适应FIR滤波器
N=30;
delta=0.
www.eeworm.com/read/18563/794223
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
www.eeworm.com/read/18563/794290
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
www.eeworm.com/read/343627/3218917
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
www.eeworm.com/read/343627/3218963
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
www.eeworm.com/read/154076/5643136
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
www.eeworm.com/read/154076/5643182
v alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc