代码搜索：信号电源
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代码结果 10,000
www.eeworm.com/read/212252/7087025
m s306080135.m
%装载语音信号
N=1024;
s=wavread('srcpu1.wav',N);
figure(1);
subplot(311);
plot(1:N,s,'LineWidth',2);
title('原始信号');
xlabel('时间n');
ylabel('幅值A');
s=s+0.001*randn(1,N)';
%用小波db3对s进行5层分解
level=5;
www.eeworm.com/read/212252/7087026
m s306080135000.m
%装载语音信号
N=1024;
s=wavread('srcpu1.wav',N);
figure(1);
subplot(311);
plot(1:N,s,'LineWidth',2);
title('原始信号');
xlabel('时间n');
ylabel('幅值A');
s=s+0.0001*randn(1,N)';
%用小波sym6对s进行5层分解
level=5;
www.eeworm.com/read/461473/7226860
m idfs.m
function [xn] = idfs(Xk,N)
% 计算逆离散付利叶级数(IDFS)
% ----------------------------------------
% [xn] = idfs(Xk,N)
% xn = 周期信号在 0
www.eeworm.com/read/461473/7226929
m mulaw_c.m
function [y] = mulaw_c(s,mu)
% mu-定律的压缩器
% -----------------
% [y] = mulaw_c(s,mu)
% y = 压缩了的输出信号
% s = -1 和 1之间的零均值归一化信号
% mu = 参数 mu
%
if mu == 0
y = s;
else
y = (log(1+mu*abs(s)
www.eeworm.com/read/449771/7496805
m xlinpred.m
% LinPred.m
% Linear prediction.
% 用NEWLIND设()计一个线性网络，用SIM()对此线性网络进行仿真。
% 网络利用过去五个信号值可以对下一个信号进行预测。
%
% Author: HUANG Huajiang
% Copyright 2003 UNILAB Research Center,
% East China U
www.eeworm.com/read/327991/7532506
m program_10_09.m
% 当前扩展模式是补零（参见dwtmode函数）
% 低频信号由1～6层系数获得
cfs = [1];
essup = 10;
figure(1)
for i=1:6
rec = upcoef('a',cfs,'db6',i);
% essup 是重构信号必须的
% 当j等于essup时，rec(j) 非常小
ax = subplot(6
www.eeworm.com/read/448259/7535773
m exa6_15.m
%exa060304_pyulear.m, for example 6.3.4
%to test pyulear.m;
clear all;
Fs=1000; % 采样频率
%信号序列产生；
n=0:1/Fs:.3;
w0=200*pi;
w1=400*pi;
xn=cos(w0*n)+sin(w1*n)+randn(size(n));
% 绘制信号波形
subplo
www.eeworm.com/read/447711/7546369
m program_10_09.m
% 当前扩展模式是补零（参见dwtmode函数）
% 低频信号由1～6层系数获得
cfs = [1];
essup = 10;
figure(1)
for i=1:6
rec = upcoef('a',cfs,'db6',i);
% essup 是重构信号必须的
% 当j等于essup时，rec(j) 非常小
ax = subplot(6
www.eeworm.com/read/442577/7649325
m rx_combine.m
function [symbol_sequence,bit_sequence]=rx_combine(rx,channel,use_relay,Ps);
%在接收端合并两路信号,并判决出发送信号序列
global signal;
global relay;
values2analyse=rx.signal2analyse;
if (use_relay==1)&(relay.mag
www.eeworm.com/read/236090/7807234
txt fpga+1602.txt
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity LCD1602 is
Port ( CLK : in std_logic; --状态机时钟信号，同时也是液晶时钟信号，其周期应该满足液晶数据的建立时间
Res