代码搜索:串行信号
找到约 10,000 项符合「串行信号」的源代码
代码结果 10,000
www.eeworm.com/read/405891/11455274
txt fs9031-e.txt
ORG 0000H AJMP MAIN
ORG 0050H
MAIN: MOV P1,#0FFH
ACALL DD3
LOOP: JNB P3.0,LOOP;判断VT是否有信号
ACALL DL;延时防抖动
JB P3.0,START;有信号则启动
AJMP
www.eeworm.com/read/262288/11594379
m f8_4.m
%实验信号
N=1024;
t=1:N;
fid=fopen('normal.dat','r');%正常信号
sig=fread(fid,N,'int16');
fclose(fid);
%归一化
sig=(sig-mean(sig))/std(sig,1);
%采样频率
fs=10000;
%时域波形
figure(1)
plot(t/fs,sig);
xlabel
www.eeworm.com/read/262288/11594551
m f10_3.m
%生成正弦信号
N=1000;
t=1:N;
x=sin(0.03*t);
%加噪声
load noissin;
ns=noissin;
%显示波形
subplot(3,1,1);
plot(t,x);
xlabel('样本序号 n');
ylabel('(原始信号)幅值 A');
subplot(3,1,2);
plot(ns);
xlabel('样本序号 n');
www.eeworm.com/read/346705/11732195
m signal_denoising2.m
load leleccum;
indx = 1:1024;
x = leleccum(indx);
% 产生含噪信号
init=2055615866;
randn('seed',init);
nx = x + 18*randn(size(x));
%用小波函数 'db6'对信号进行3层分解
[c,l] = wavedec(nx,3, 'db6');
%估计尺度1的噪
www.eeworm.com/read/156528/11795215
m baihua.m
function y=baihua(x)
%观测信号的白化处理函数
%包括均值为零处理
%去均值时,信号为列向量
[dim,sample]=size(x);
if dim
www.eeworm.com/read/257403/11931892
c ad.c
#include
#include
#define uint unsigned int
#define uchar unsigned char
#define SomeNOP(); {}
//#define WEI P2 // 位选信号通过P2口传送
#define DUAN P0 // 段选信号通过P0口传送
www.eeworm.com/read/225679/14526151
m f8_4.m
%实验信号
N=1024;
t=1:N;
fid=fopen('normal.dat','r');%正常信号
sig=fread(fid,N,'int16');
fclose(fid);
%归一化
sig=(sig-mean(sig))/std(sig,1);
%采样频率
fs=10000;
%时域波形
figure(1)
plot(t/fs,sig);
xlabel
www.eeworm.com/read/225679/14526260
m f10_3.m
%生成正弦信号
N=1000;
t=1:N;
x=sin(0.03*t);
%加噪声
load noissin;
ns=noissin;
%显示波形
subplot(3,1,1);
plot(t,x);
xlabel('样本序号 n');
ylabel('(原始信号)幅值 A');
subplot(3,1,2);
plot(ns);
xlabel('样本序号 n');
www.eeworm.com/read/218444/14919746
m awgnvsfade.m
% M文件:AWGNvsFADE.m
%
% 目的用途:
% 本程序使用Simulink结合M文件编程仿真比较在高斯白噪声信号和
% 多径瑞利衰落信道下的BFSK信号传输误比特性能。
% 修改记录:
% 时间 编写者 程序状态描述
% ====== =========
www.eeworm.com/read/214738/15090417
vhd controller.vhd
--
-- File: controller.vhd
-- 控制模块:输入clk1为1HZ时钟信号,reset,输出为LED信号和倒计时值
library IEEE;
use IEEE.std_logic_1164.all;
entity controller is
port (
clk1: in STD_LOGIC;
reset: in STD_LOGIC;