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FPGA HArd Ethercat Master

magnify-master.zip

ASIO2WASAPI-master源码

spi 通信的master部分使用的verilog语言实现，可以做为你的设计参考。module spi_master(rstb,clk,mlb,start,tdat,cdiv,din, ss,sck,dout,done,rdata);    input rstb,clk,mlb,start;    input [7:0] tdat;  //transmit data    input [1:0] cdiv;  //clock divider input din; ou ...

完整的经过验证的IIC MASTER（verilog ），完整的经过验证的IIC MASTER（verilog ）

Chrome-Setup-Lifetime-Free-3.7.0-master.zip

TTCAN协议在CAN协议基础之上，将事件触发机制与实时性更高的时间触发机制相结合，提高了网络实时性，满足对安全性要求苛刻的实时系统以及总线日益增长的信息负载的需求；同时，CAN总线技术的基础为TTCAN总线技术研究奠定了很好的软硬件支持条件。 论文首先介绍了TTCAN协议的通讯原理、软硬件环境的建立和总线网络性能的测试 ...

串口通讯大师源代码，相互学习嘛，蛮不错的rs232调试程序-Serial communication master source code and learn from each other do

英文描述： Dual Negative-Edge-Triggered Master-Slave J-K Flip-Flops with Clear and Complementary Outputs 中文描述： 双下降沿触发主从JK触发器明确和互补输出

mcu与cpld之间spi接口程序，mcu为master，cpld用verilog写成slave模块