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modelSim-win 的查询结果
VHDL/FPGA/Verilog 非常优秀的国外VHDL设计教程
非常优秀的国外VHDL设计教程，可进行MODELSIM模拟等操作
VHDL/FPGA/Verilog 11 阶FIR 数字滤波器,verolog描述
11 阶FIR 数字滤波器,verolog描述，通过modelsim 6.0 仿真，Quartue综合
VHDL/FPGA/Verilog 同步FIFO功能
同步FIFO功能，verilog语言描述，通过了modelsim 6.0 仿真，Quartue综合
VHDL/FPGA/Verilog 一种新的FIFO实现方法,verilog描述
一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合
VHDL/FPGA/Verilog Circular_Buffer
Circular_Buffer，流水线型多位缓存器，verilog语言描述。通过modelsim 6。0仿真，quartus 综合通过。
VHDL/FPGA/Verilog full adder设计代码
full adder设计代码，verilog 语言描述，通过modelsim 仿真，quartus综合
系统设计方案 本文：采用了FPGA方法来模拟高动态(Global Position System GPS)信号源中的C／A码产生器。C／A码在GPS中实现分址、卫星信号粗捕和精码(P码)引导捕获起着重要的作用
本文：采用了FPGA方法来模拟高动态(Global Position System GPS)信号源中的C／A码产生器。C／A码在GPS中实现分址、卫星信号粗捕和精码(P码)引导捕获起着重要的作用，通过硬件描述语言VERILOG在ISE中实现电路生成，采用MODELSIM、SYNPLIFY工具分别进行仿真和综合。 ...
其他书籍 目 录 第 一 节ispDesignEXPERT 简 介 第 二 节ispDesignEXPERT System 的 原 理 图 输 入 第 三 节设 计 的 编 译 与 仿 真 第 四 节A
目 录
第 一 节ispDesignEXPERT 简 介
第 二 节ispDesignEXPERT System 的 原 理 图 输 入
第 三 节设 计 的 编 译 与 仿 真
第 四 节ABEL 语 言 和 原 理 图 混 合 输 入
第 五 节ispDesignEXPERT System 中 VHDL 和Verilog 语 言 的 设 计 方 法
第 六 节 在 系 统 编 程 的 操 作 方 法
第 七 节ModelSim 的 使 用 方 法 ...
VHDL/FPGA/Verilog 如题
如题，ModelSim se 6.2的破解方法说明，pdf版本，很好用。
VHDL/FPGA/Verilog DSP Builder设计初步,介绍Matlab/DSP Builder及其设计流程
DSP Builder设计初步,介绍Matlab/DSP Builder及其设计流程，正弦信号发生器完整的设计过程，以及使用Matlab、quartusII\modelsim详细的仿真过程。