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max-dist 的查询结果
其他 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现 ...
VHDL/FPGA/Verilog 自己做的vhdl课程设计
自己做的vhdl课程设计，交通灯：实现主干道倒计时，分别为30,20,5秒，分情况：当主干道有车时，红黄绿交替，当只一个道路上有车时，那个道的交通灯变绿色，利用max+plus2做成，使用flex8000,epf8282alc84_4只用加一个38译码器模块即可，使用别的板子也可以运行 ...
其他 c++语言程序设计超级简单了解
c++语言程序设计超级简单了解，你会惊喜地发现你可以后人乘凉：max是C++标准库的一部分。
其他 Instead of finding the longest common subsequence, let us try to determine the length of the LCS.
Instead of finding the longest common
subsequence, let us try to determine the
length of the LCS.
&#1048708 Then tracking back to find the LCS.
&#1048708 Consider a1a2…am and b1b2…bn.
&#1048708 Case 1: am=bn. The LCS must contain am,
we have to find the LCS of a1a2…am-1 and
b1b2…bn-1.
&#1048708 ...
VHDL/FPGA/Verilog 4位电子智能密码锁
4位电子智能密码锁，基于VHDL语言设计，MAX+PLUSⅡ环境下实现
VHDL/FPGA/Verilog Verilog HDL的程式
Verilog HDL的程式，上網找到SPI程式，
vspi.v這程式相當好用可用來接收與傳送SPI，並且寫了一個傳輸信號測試，spidatasent.v這程式就是傳送的資料，分別為00 66... 01 77...... 02 55這樣的資料，並透過MAX+PULS II軟體進行模擬，而最外層的程式是test_createspi.v！ ...
VHDL/FPGA/Verilog Verilog是广泛应用的硬件描述语言
Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对多功能电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。
本文的研究内容包 ...
VHDL/FPGA/Verilog 8位全加器的VHDL描述
8位全加器的VHDL描述，可用MAX+plusⅡ运行测试
嵌入式Linux uClinux 的44B0补丁
uClinux 的44B0补丁，用于040408版的uClinux-dist.