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文章/文档 lpd6803是深圳英盛美半导体公司出品的一款高性能led驱动芯片
lpd6803是深圳英盛美半导体公司出品的一款高性能led驱动芯片，该芯片具有如下特点：
三路输出，恒流驱动：每路各有一个外挂电阻调整电流：Iout(max)=30mA, Vout(max)=12V。
兼容恒压模式，可直接替换ZQL9712等常规芯片。
直接PWM输出，无亮度损失，降低数据传输量，有效减少电磁干扰(EMI)。
支持32级灰度/256级灰度（内 ...
DSP编程 基于DSP平台实现turbo码Max_Log_MAP算法
基于DSP平台实现turbo码Max_Log_MAP算法，基于标准C 语言研究
了Turbo 码Max - Log - MAP 译码算法的软件编程与实现,为了提高程序的运行效率,结合TMS320C6000 系列DSP 芯片
的结构与特点采用循环展开、数据的存取优化设计、算法改进等措施进行了代码优化,给出了测试结果，非常值得一看 ...
单片机开发 ead file "YD.DOC". Who is the intended user Beginners in assembly and programmers. Features o
ead file "YD.DOC".
Who is the intended user
Beginners in assembly and programmers.
Features of the program:
Yilmaz Disassembler:is an interactive disassembler which lets the user be a part of the disassembling process,is flexible, the user can disassemble in different formats,has user friendly i ...
VHDL/FPGA/Verilog 本书系统地介绍了一种硬件描述语言
本书系统地介绍了一种硬件描述语言，即VHDL语言设计数字逻辑电路和数字系统的新方法。这是电子电路设计方法上一次革命性的变化，也是迈向21世纪的电子工程师所必须掌握的专门知识。本书共分12章，第l章---第8章主要介绍VHDL语言的基本知识和使用VHDL语言设计简单逻辑电路的基本方法；第9章和第10章分别以定时器和接口电路设 ...
VHDL/FPGA/Verilog 是EDA设计的数字钟的VHDL语言程序
是EDA设计的数字钟的VHDL语言程序，可用Max+Plus2进行编译，仿真并下载到芯片中。
VHDL/FPGA/Verilog 《VDHL硬件描述语言与数字逻辑》 ——————电子工程师必备知识 西安电子科技大学出版社出版 第一章 数字系统硬件设计概述 第二章 VHDL语言程序的基本结构 第三章 VHDL语言的数据类
《VDHL硬件描述语言与数字逻辑》
——————电子工程师必备知识
西安电子科技大学出版社出版
第一章 数字系统硬件设计概述
第二章 VHDL语言程序的基本结构
第三章 VHDL语言的数据类型及运算操作符
第四章 VHDL语言构造体的描述方式
第五章 VHDL语言的主要描述语言
第六章 数值系统的状态模型
第七章 基本逻辑电路设计
第 ...
matlab例程 ％radon transform clear all ％ N=800 n=1:N fs=200 t=n/fs x1=exp(j*2*pi*(5*t+0.5*5*t.^2
％radon transform
clear all
％
N=800
n=1:N
fs=200
t=n/fs
x1=exp(j*2*pi*(5*t+0.5*5*t.^2))
x2=exp(j*2*pi*(5*t+0.5*15*t.^2))
x=x1+x2
％N=length(x)
％ ambifunb(x )
％*****************************************RAT
naf=ambifunb(x)
htl(abs(naf))
％ [wh,rho,theta]=htl(abs(naf))
colormap([0, ...
系统设计方案 介绍了一种采用硬件控制的自动数据采集系统的设计方法
介绍了一种采用硬件控制的自动数据采集系统的设计方法，包括数字系统自顶向下的设计思路、Verilog HDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明：该采集系统具有很高的实用价值，极大地提高了系统的信号处理能力。 ...
中间件编程 动态规划的方程大家都知道
动态规划的方程大家都知道，就是
f[i,j]=min{f[i-1,j-1],f[i-1,j],f[i,j-1],f[i,j+1]}+a[i,j]
但是很多人会怀疑这道题的后效性而放弃动规做法。
本来我还想做Dijkstra，后来变了没二十行pascal就告诉我数组越界了……（dist:array[1..1000*1001
div 2]...）
无奈之余看了xj_kidb1的题解，刚开始还觉得有问题，后来豁然开 ...
VHDL/FPGA/Verilog 16位A/D转换程序
16位A/D转换程序，使用MAX+PLUS2做的，用状态机做的，但不够完善，望大家见谅