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max-PLUS 的查询结果
VHDL/FPGA/Verilog 一个关于VHDL的cpld开发实验程序
一个关于VHDL的cpld开发实验程序，通过运用max+plus 运行程序，实现实验相关功能
VHDL/FPGA/Verilog 一个关于VHDL的cpld开发实验程序
一个关于VHDL的cpld开发实验程序，通过运用max+plus 运行程序，实现实验相关功能
VHDL/FPGA/Verilog 数字频率计是一种用来测试周期性变化信号工作频率的装置。其原理是在规定的单位时间（闸门时间）内
数字频率计是一种用来测试周期性变化信号工作频率的装置。其原理是在规定的单位时间（闸门时间）内，记录输入的脉冲的个数。我们可以通过改变记录脉冲的闸门时间来切换测频量程。本文利用EDA技术中的Max+plusⅡ作为开发工具,设计了基于FPGA的8位十进制频率计,并下载到在系统可编程实验板的EPF10K20TC144-4器件中测试实现了 ...
VHDL/FPGA/Verilog 秒信号发生器
秒信号发生器，供初学者了解vhdl的编程方法，程序非常简单。编程环境使用Max+Plus IIV10.12
VHDL/FPGA/Verilog 该系统利用VHDL语言、PLD设计出租车计费系统
该系统利用VHDL语言、PLD设计出租车计费系统，以MAX+PLUSⅡ软件作为开发平台，设计了出租车计费器系统程序并进行了程序仿真。使其实现计费以及预置和模拟汽车启动、停止、暂停等功能，并动态扫描显示车费数目。
操作系统开发 A badic controller for the UART. It incorporates a -- transmit and receive FIFO (fr
A badic controller for the UART. It incorporates a
-- transmit and receive FIFO (from Max+Plus II s MegaWizard
-- plug-in manager). Note that no checking is done to see
-- whether the FIFOs are overflowing or not. This strictly
-- handle ...
VHDL/FPGA/Verilog 内容摘要：在简单介绍算术编码和自适应算术编码的基础上
内容摘要：在简单介绍算术编码和自适应算术编码的基础上，介绍了利用FPGA器件并通过VHDL语言描述实现自适应算术编码的过程。整个编码系统在LTERA公司的MAX+plus Ⅱ软件上进行了编译仿真，测试结果表明：编码器各个模块的设计在速度和资源利用两方面均达到了较优的状态，可以满足实时编码的要求。 ...
VIP专区 VIP专区-嵌入式/单片机编程源码精选合集系列（90）
VIP专区-嵌入式/单片机编程源码精选合集系列（90）资源包含以下内容：1. 我们公司控制电泳设备运行的程序.2. A04_AD模数转换.3. 常用 ARM 指令集以及汇编语言 描述ARM各种指令寻址方式.4. 一款芯片AT89S51的介绍.5. 步进电机伺服电机控制板简介.6. 混合式步进电机SPWM微步驱动技术的研究.7. 一款步进电机驱动芯片.8. quartu ...
MAX+plusⅡ MAX十PLUSⅡ操作指南
MAX十PLUSⅡ操作指南