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matlab例程 mRMR(min-redundancy max-relevance)的matlab程序

mRMR(min-redundancy max-relevance)的matlab程序
https://www.eeworm.com/dl/665/409005.html
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VHDL/FPGA/Verilog 用VHDL 语言设计交通灯控制系统, 并在MAX+PLUS II 系统对FPGA/ CPLD 芯片进行下载, 由于生成的是集成化的数字电 路, 没有传统设计中的接线问题, 所以故障率低、可靠性高,

用VHDL 语言设计交通灯控制系统, 并在MAX+PLUS II 系统对FPGA/ CPLD 芯片进行下载, 由于生成的是集成化的数字电 路, 没有传统设计中的接线问题, 所以故障率低、可靠性高, 而且体积小。体现了EDA 技术在数字电路设计中的优越性。
https://www.eeworm.com/dl/663/412199.html
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VHDL/FPGA/Verilog Max+Plus II 的ppt文档

Max+Plus II 的ppt文档,看后可以很轻易上手Max+Plus II
https://www.eeworm.com/dl/663/414085.html
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Delphi控件源码 Component to show a lcd screen. in full color and max. performens

Component to show a lcd screen. in full color and max. performens
https://www.eeworm.com/dl/666/421037.html
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matlab例程 Max Log MAP decoding

Max Log MAP decoding
https://www.eeworm.com/dl/665/426690.html
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家庭/个人应用 This is a timer using 24 hours max until the pc shuts down, it is tested in windows xp

This is a timer using 24 hours max until the pc shuts down, it is tested in windows xp
https://www.eeworm.com/dl/667/426709.html
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VHDL/FPGA/Verilog 在 MAX+PLUS II开发环境下采用 VHDL语言 设计并实现了电表抄表器 讨论了系统的四个 组成模块的设计和 VHDL 的实现 每个模块采用 RTL 级描述 整体的生成采用图形输入法 通过波形

在 MAX+PLUS II开发环境下采用 VHDL语言 设计并实现了电表抄表器 讨论了系统的四个 组成模块的设计和 VHDL 的实现 每个模块采用 RTL 级描述 整体的生成采用图形输入法 通过波形仿真 下载芯片测试 完成了抄表器的功能
https://www.eeworm.com/dl/663/432981.html
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电子书籍 摘要: 本文介绍了基于FPGA 的出租车计价器系统的功能、设计思想和实现, 该设计采用模块化自上而下的层次化设计,顶 层设计有5 个模块,各模块中子模块采用VHDL 或图形法设计。在Max+plus

摘要: 本文介绍了基于FPGA 的出租车计价器系统的功能、设计思想和实现, 该设计采用模块化自上而下的层次化设计,顶 层设计有5 个模块,各模块中子模块采用VHDL 或图形法设计。在Max+plusⅡ下实现编译、仿真等,最后成功下载到FPGA 芯 片中。完成了可预置自动计费、自动计程、计时、空车显示等多功能计价器。由于FPGA 具有高密 ...
https://www.eeworm.com/dl/cadence/ebook/437579.html
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其他书籍 max-plus2设计超级详细的入门教程

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https://www.eeworm.com/dl/542/439424.html
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VHDL/FPGA/Verilog MAX+PLUSII使用说明 很具体是初学者的必读之物

MAX+PLUSII使用说明 很具体是初学者的必读之物
https://www.eeworm.com/dl/663/443339.html
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