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Linux/Unix编程 VLSi KL partitioning Algorithm based programme for 100 nodes. It s dynamic progremme so by changing
VLSi KL partitioning Algorithm based programme for 100 nodes.
It s dynamic progremme so by changing the MAX value we can change the number of nodes in the network.
电子书籍 一篇关于7128CPLD的英文介绍
一篇关于7128CPLD的英文介绍，里面包含了44脚到100引脚各个型号的MAX系列cpld
VHDL/FPGA/Verilog 数字频率计是一种用来测试周期性变化信号工作频率的装置。其原理是在规定的单位时间（闸门时间）内
数字频率计是一种用来测试周期性变化信号工作频率的装置。其原理是在规定的单位时间（闸门时间）内，记录输入的脉冲的个数。我们可以通过改变记录脉冲的闸门时间来切换测频量程。本文利用EDA技术中的Max+plusⅡ作为开发工具,设计了基于FPGA的8位十进制频率计,并下载到在系统可编程实验板的EPF10K20TC144-4器件中测试实现了 ...
编译器/解释器 生成Trick文件工具 1.Open command line 2.input tricktest Usage: TrickTest -f -o -i -f source mpeg2 fil
生成Trick文件工具
1.Open command line
2.input tricktest
Usage: TrickTest -f -o -i
-f source mpeg2 file to trick
-o trick output directory
-i output file id
-m max coding error, default 0
-b max bitrate for trick generate, default 0 mean no limit
-s trick buffer block size, must be n*188
-l lo ...
VHDL/FPGA/Verilog 系统介绍EDA技术的发展概述
系统介绍EDA技术的发展概述，相关概念，VHDL语言、MAX+PULS、QUARTUS的设计方法。
人工智能/神经网络 This routine calls the glpk library to solve a LP/MIP problem. A typical LP problem has following s
This routine calls the glpk library to solve a LP/MIP problem. A typical
LP problem has following structure:
[min|max] C x
s.t.
Ax ["="|"<="|">="] b
{x <= UB}
{x >= LB}
The calling syntax is:
[XMIN,FMIN,STATUS,EXTRA]= ...
数据结构 三： 针对带表头结点的单链表
三： 针对带表头结点的单链表，试编写下列函数。
(1) 定位函数Locate：在单链表中寻找第i个结点。若找到，则函数返回第i个结点的地址；若找不到，则函数返回NULL。
(2) 求最大值函数max：通过一趟遍历在单链表中确定值最大的结点。
(3) 统计函数number：统计单链表中具有给定值x的所有元素。
(4) 建立函数create：根据一维 ...
VHDL/FPGA/Verilog 文中介绍了QPSK调制解调的原理
文中介绍了QPSK调制解调的原理，并基于FPGA实现了QPSK调制解调电路。MAX+PLUSII环境下的仿真结果表明了该设计的正确性。
VHDL/FPGA/Verilog 秒信号发生器
秒信号发生器，供初学者了解vhdl的编程方法，程序非常简单。编程环境使用Max+Plus IIV10.12
系统设计方案 使用VHDL语言编写的简易数字存储示波器
使用VHDL语言编写的简易数字存储示波器，用MAX+PlusII仿真验证。VHDL编写了采样、存储写、存储读和显示4个模块。采样使用ADC0809，存储器使用6264，显示使用DAC0832。