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matlab例程 v-blast4x4_dast程序
v-blast4x4_dast程序，用于mimo信道闭环系统中，加入旋转矩阵贺信道dast编码,用于提高信道容量和误比特性能
教育系统应用 宿舍管理系统 华东师范大学第二专业班用V实现
宿舍管理系统 华东师范大学第二专业班用V实现
VHDL/FPGA/Verilog 一个超前进位加法器（及其testbench) .v文件
一个超前进位加法器（及其testbench)
.v文件
VHDL/FPGA/Verilog 一个桶形移位寄存器的.v文件
一个桶形移位寄存器的.v文件，含testbench
VHDL/FPGA/Verilog 一个简单状态机的.v文件
一个简单状态机的.v文件，含testbench
Internet/网络编程 C编译器产生的可显示机器码/汇编代码文件,其中附有源C v: v: @8 g: X& z代码作为注释 : z! [3 ) O&...UWOW Grave Composer音乐模块(MOD)文件 + Q
C编译器产生的可显示机器码/汇编代码文件,其中附有源C v: v: @8 g: X& z代码作为注释 : z! [3 \) O&...UWOW Grave Composer音乐模块(MOD)文件 + Q* T) \ z) R f$ a: H, iWP WordPerfect文档 H! t7 D2 |...
VHDL/FPGA/Verilog crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a ver
crc_table.c is for reset seed( 0000 )
crc_table_1.c is for reset seed( ffff)
CRC16_D8_m.v is a verilog module of byte paralle crc.
CRC16_D8_m_tb.v is the testbench file of above module.
VHDL/FPGA/Verilog 数字计算机的设计coric,利用 verilog实现,格式为.v格式.详细见文件注释
数字计算机的设计coric,利用 verilog实现,格式为.v格式.详细见文件注释
通讯/手机编程 本程序是对V-BLAST系统及其检测算法的仿真
本程序是对V-BLAST系统及其检测算法的仿真，可采用BPSK,QPSK,16QAM,64QAM调制。检测算法为ML，MMSE,ZF,以及采用迫零的连续干扰消除检测算法。
系统设计方案 LCD显示电子计价秤方案 1. 该方案使用的传感器为20KG,灵敏度约为0.5mv/v,选用新传感器线性较好的一段(100g-15Kg),直接处理,没有做非线性修正,称重可能会有偏差. 2. 软件
LCD显示电子计价秤方案
1. 该方案使用的传感器为20KG,灵敏度约为0.5mv/v,选用新传感器线性较好的一段(100g-15Kg),直接处理,没有做非线性修正,称重可能会有偏差.
2. 软件基于KEILC开发,使用单片机的型号为AT89S52,在main.c文件中有详细说明。 ...