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gpio的引脚 的查询结果
嵌入式综合 eZ430-F2013开发工具用户指南
eZ430-F2013 是一款完整的 MSP430 开发工具，其在小巧的便携式 USB 棒状盒内提供了评估 MSP430F2013 以及完成整个项目所需的全部软硬件。eZ430-F2013 集成了 IAR Embedded Workbench 或 Code Composer Studio 集成开发环境 (IDE)，通过选择设计一个独立的系统，或选择分离可移动的目标板并整合到现有设计中来提供完全仿真 ...
嵌入式综合 KUN-TC35调试笔记
SYNC 引脚可以用来输出一个同步信号（synchronization signal），也可以在应用使来控制一个LED 灯的输出状态。：SYNC 端通过一个三极管或门电路来控制LED。
嵌入式综合 protel99电子线路图绘图工具setup
protel99电子线路图绘图工具.Protel99SE是Protel公司近10年来致力于Windows平台开发的最新结晶，能实现从电学概念设计到输出物理生产数据，以及这之间的所有分析、验证和设计数据管理。因而今天的Protel最新产品已不是单纯的PCB（印制电路板）设计工具，而是一个系统工具，覆盖了以PCB为核心的整个物理设计。 最新版本的P ...
嵌入式综合 STM8S105xx_中文资料
STM8S105xx_中文资料：这本数据手册描述了STM8S105xx基础型系列单片机的特点、引脚分配、电气特性、机械特性和订购信息。
如果需要关于STM8S单片机存储器、寄存器和外设等的详细信息，请参考STM8S系列单片机参考手册(RM0016) 。
如果需要关于内部Flash存储器的编程、擦除和保护的信息，请参考STM8S闪存编程手册(PM0051) ...
教程资料 Allegro FPGA System Planner中文介绍
完整性高的FPGA-PCB系统化协同设计工具
Cadence OrCAD and Allegro FPGA System Planner便可满足较复杂的设计及在设计初级产生最佳的I/O引脚规划，并可透过FSP做系统化的设计规划，同时整合logic、schematic、PCB同步规划单个或多个FPGA pin的最佳化及layout placement，借由整合式的界面以减少重复在design及P ...
C/C++语言编程 ch451数码管驱动实例程序
CH451 使用一个系统时钟信号来同步芯片内部的各个功能部件，例如，当系统时钟信号的频率变高时，显示驱动刷新将变快、按键响应时间将变短、上电复位信号的宽度将变窄、看门狗周期也将变短。一般情况下，CH451 的系统时钟信号是由内置的阻容振荡提供的，这样就不再需要任何外围电路，但内置RC 振荡的频率受电源电压的影响较 ...
开发工具 Arduino学习笔记4_Arduino软件模拟PWM
注:1.这篇文章断断续续写了很久,画图技术也不精,难免错漏,大家凑合看.有问题可以留言.
     2.论坛排版把我的代码缩进全弄没了,大家将代码粘贴到arduino编译器,然后按ctrl+T重新格式化代码格式即可看的舒服.
一、什么是PWM
PWM 即Pulse Wavelength Modulation 脉宽调制波，通过调整输出信号占空 ...
可编程逻辑 Allegro FPGA System Planner中文介绍
完整性高的FPGA-PCB系统化协同设计工具
Cadence OrCAD and Allegro FPGA System Planner便可满足较复杂的设计及在设计初级产生最佳的I/O引脚规划，并可透过FSP做系统化的设计规划，同时整合logic、schematic、PCB同步规划单个或多个FPGA pin的最佳化及layout placement，借由整合式的界面以减少重复在design及P ...
可编程逻辑 PADS Layout把非中心对称封装的元件坐标导出所修改的Basic Scr
有时候，做元件封装的时候，做得不是按中心设置为原点（不提倡这种做法），所以制成之后导出来的坐标图和直接提供给贴片厂的要求相差比较大。比如，以元件的某一个pin 脚作为元件的原点，明显就有问题，直接修改封装的话，PCB又的重新调整。所以想到一个方法：把每个元件所有的管脚的X坐标和Y坐标分别求平均值，就为元件的 ...
可编程逻辑 ALTERA公司器件介绍汇总
本资料是关于Altera公司基本器件的主要介绍（主要特性、优势、适用配置器件、型号、引脚、下载电缆、软件等）
目 录
1、 MAX7000系列器件
2、 MAX3000A系列器件
3、 MAX II 系列器件
4、 Cyclone系列器件
5、 Cyclone II系列器件
6、 Stratix系列器件
7、 Stratix GX系 ...