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技术教程 UCC28070 300W Interleaved PFC Pre-Regulator Design Review
In higher power applications to utilize the full line power and reduce line currentharmonics
行业应用文档 eSP268 USB 2.0 Camera Bridge Controller
eSP268 is a USB 2.0 High-speed (HS) and Full-speed (FS) compatible PC cameracontro
学术论文 TMS320VC33系统的硬件设计The Hardware Design of TMS320VC33 System
本文针对浮点DSP 芯片TMS320VC33 芯片的结构特点，介绍了该芯片最小系统硬件电路设计的方法，并结合实际应用情况，介绍了相关的时钟电路、复位电路、JTAG 仿真接口电路、外围存储器接口电
实用工具 Verilog_HDL
Verilog_HDL硬件描述语言入门及提高-Verilog_HDL entry and increase hardware description language
学术论文 JPEG2000算术编码的研究与FPGA实现
JPEG2000是由ISO/ITU-T组织下的IEC JTC1/SC29/WG1小组制定的下一代静止图像压缩标准.与JPEG(Joint Photographic Experts Group)相比,JPEG2000能够提供更好的数据压缩比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多种特性使得它具有广泛的应用前景.但是,JPEG2000是一个复杂编码系统,目前为止的软件实现方案的执行 ...
开发工具 Altera公司QuartusII9.0 full license
Altera公司的EPLD/FPGA开发工具最新版QuartusII9.0的所有License.
技术书籍 瑞芯Rknano主要技术参数
瑞芯Rknano主要技术参数
ARM + Hardware Accelerator ，最大主频120M
支持8/16位LCD，支持MCU屏，最大分辨率160x128
支持SD、I2S、I2C接口，内置PWM控制器
8bit ECC NAND FLASH控制器，支持4片选，SLC/MCL
学术论文 基于FPGA的JPEG图像压缩芯片设计
该文探讨了以FPGA(Field Programmable Gates Array)为平台,使用HDL(Hardware Description Language)语言设计并实现符合JPEG静态图象压缩算法基本模式标准的图象压缩芯片.在简要介绍JPEG基本模式标准和FPGA设计流程的基础上,针对JPEG基本模式硬件编码器传统结构的缺点,提出了一种新的改进结构.JPEG基本模式硬件编码器改进结 ...
学术论文 基于FPGA的信道均衡器的设计与实现
在无线通信系统中,信号在传输过程中由于多径效应和信道带宽的有限性以及信道特性的不完善性导致不可避免地产生码间串扰(Intersymbol Interference).为了克服码间串扰所带来的信号畸变,则必须在接收端增加均衡器,以补偿信道特性,正确恢复发送序列.盲均衡器由于不需要训练序列,仅利用接收信号的统计特性就能对信道特性进行均 ...
技术书籍 VerilogHDL数字设计与综合夏宇闻译（第二版）
Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gatewa ...