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文章/文档  xilinx的时序约束实验

xilinx的时序约束实验，通过阅读本文档，你可以用全局时序约束来轻松提高已有的项目的系统时钟频率，同时你还可以用映射后静态时序报告以及布局布线后静态时序报告来分析你的设计性能

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编译器/解释器  GNU GENERAL PUBLIC LICENSE

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VHDL/FPGA/Verilog 3倍频实用稳定算法的VHDL实现（XILINX CPLD）

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附件为xilinx ISE9.2的安装序列号和MAX_II_board_schematics原理图，请需要的朋友下载，

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网络  xilinx trimode mac driver for linux

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