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VHDL/FPGA/Verilog N位加法器源代码
N位加法器源代码，通用的，通过xilinx验证，希望对大家有用。
VHDL/FPGA/Verilog VHDL
VHDL，verilog串并转换源程序
Xilinx公司参考资料
其他 介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计
介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计，并基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程实现了整个系统的控制部分，整个自动控制系统由四个模块构成：秒分频模块、控制模块、计量模块和译码显示模块。该设计不仅仅实现了显示计程车 ...
VHDL/FPGA/Verilog BurchED B5-X300 Spartan2e using XC2S300e device Top level file for 6809 compatible system on a chi
BurchED B5-X300 Spartan2e
using XC2S300e device
Top level file for 6809 compatible system on a chip
Designed with Xilinx XC2S300e Spartan 2+ FPGA.
Implemented With BurchED B5-X300 FPGA board,
B5-SRAM module, B5-CF module and B5-FPGA-CPU-IO module
VHDL/FPGA/Verilog Verilog HDL的PLI子程序接口
Verilog HDL的PLI子程序接口，用于与用户C程序在2个方向上传输数据，可用xilinx ISE，quartusii或modelsim仿真，
VHDL/FPGA/Verilog 1024点FFT快速傅立叶变换
1024点FFT快速傅立叶变换，包含说明文档和VHDL源代码，16位输入/输出，带DMA功能，xilinx的ip
VHDL/FPGA/Verilog 用FPGA模拟VGA时序、模拟PS/2总线的键盘接口VHDL源代码
用FPGA模拟VGA时序、模拟PS/2总线的键盘接口VHDL源代码，基于Xilinx spartan3
VHDL/FPGA/Verilog FM收音机的解码及控制器VHDL语言实现
FM收音机的解码及控制器VHDL语言实现，Xilinx提供的．别谢我．
其他书籍 IP核生成器生成 ip 后有两个文件对我们比较有用
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则
asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到
verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库
的模块，仿真时该文件也要加入工程。 ...
其他嵌入式/单片机内容 运算器的实现
运算器的实现，即实验指导书中的实验一，文件中包含有原代码及端口设置（可变），用vrilog HDL编程，Xilinx ISE 6仿真，并在实际电路中得到实现．